数字钟[优秀范文五篇]

第一篇：数字钟

数字钟

一 设计任务与要求

1.1 设计任务

数字钟是一种用数字显示秒、分、时的计时装置，与传统的机械钟相比，它具有走时准确、显示直观、无需机械传动等优点。因而得到了广泛的应用。小到人们日常生活中和公共场所的大型数字电子钟。

本次课程设计要求以中规模集成电路为主，利用所学知识，设计一个数字钟。通过本次课程设计，进一步加强数字电路综合应用能力，掌握数字电路的设计技巧，增强实践能力，以及熟练掌握数字钟的系统设计、组装、调试及故障排除的方法。

1.2 设计要求

数字钟采用数码管显示，显示范围0时0分00秒——23时59分59秒；提出至少两种设计实现方案，并优选方案进行设计；有校时功能，可以分别对时及分进行单独校时，使其校正到标准时间；电路具有整点报时功能，报时声响为四低一高，最后一响正好为整点；并且要求走时准确。画出电路原理图（或仿真电路图）；选择元器件及参数，列出有相关元器件清单；自行装配和调试，并能发现问题和解决问题。编写设计报告，写出设计与制作的全过程，附上有关资料和图纸，有心得体会。

二 总体概要设计

数字钟由晶振分频、计时、校时、闹铃设置、比较、闹响延时、显示选择、译码显示九个模块组成，其中计时模块是整个电路的核心，其他模块可看作辅助电路，帮助完成增强功能。

晶体振荡器电路给数字钟提供一个频率稳定准确的32768Ｈz的脉冲，可保证数字钟的走时准确及稳定。不管是指针式的电子钟还是数字显示的电子钟都使用了晶体振荡器电路。

分频器电路将32768Ｈz的高频方波信号分频后得到1Hz的方波信号，可以供秒计数器进行计数。同时可得得到2Hz的调节脉冲和512和1024Hz的报时脉冲。分频器实际上也就是计数器。

时间计数电路由秒计数器、分计数器及时计数器电路构成，其中秒计数器、分计数器为60进制计数器，时计数器设计为12进制计数器或者24进制计数器，我们这里设计闹响计数器为30进制计数器，由秒向的进位信号驱动，即闹铃闹响最长时间为30分钟。

译码显示电路将计数器输出的8421BCD码转换为数码管需要的逻辑状态，并且为保证数码管正常工作提供足够的工作电流。显示采用LED。

整点报时在整点时发出四低一高的报时响声，并且闹铃开启的情况下到设置的闹铃时间时发出铃声。

三 单元模块电路设计分析与方案论证

3.1 时钟驱动脉冲产生模块

时钟驱动脉冲产生模块是构成数字式时钟的核心，它产生一个矩形波时间基准源信号，其稳定性和频率精确度决定了计时的准确度，振荡频率愈高，计时精度也就愈高。分频器采用计数器实现，以得到1s（即频率为1Hz）的标准秒脉冲。

方案一：该部分电路可以用555定时器构成，如图3.1.1所示，是一个由555 定时器构成的1Hz脉冲发生电路，脉冲信号从3号引脚输出，通过改变电路中的电阻和电容可以得到不同频率的脉冲。其计算方法是：tpl=R2Cln2；tph=（R2+R2）Cln2。

图3.1.1 秒脉冲发生器

方案二：图3.1.2所示电路通过与CD4060的ＣＭＯＳ非门构成的输出为方波的数字式晶体振荡电路，这个电路中，ＣＭＯＳ非门U1与晶体、电容和电阻构成晶体振荡器电路，U2实现整形功能，将振荡器输出的近似于正弦波的波形转换为较理想的方波。输出反馈电 阻Ｒ１为非门提供偏置，使电路工作于放大区域，即非门的功能近似于一个高增益的反相放大器。电容Ｃ

1、Ｃ2与晶体构成一个谐振型网络，完成对振荡频率的控制功能，同时提供了一个１８０度相移，从而和非门构成一个正反馈网络，实现了振荡器的功能。由于晶体具有较高的频率稳性及准确性，从而保证了输出频率的稳定和准确。

图3.1.2 晶体振荡电路

晶体XTAL的频率选为32768HZ。该元件专为数字钟电路而设计，其频率较低，有利于减少分频器级数。其中C1、C2 为22pF，当要求频率准确度和稳定度更高时，还可接入校正电容并采取温度补偿措施。由于CMOS电路的输入阻抗极高，因此反馈电阻R1可选为20MΩ。较高的反馈电阻有利于提高振荡频率的稳定性。

555定时器和晶体振荡器构成的脉冲发生器相比，由于电阻电容及其自身的精度的影响，其精度相对差一些，稳定度不让晶振且电路要复杂些，所以本次设计采用晶体振荡器。分频器电路

通常，数字钟的晶体振荡器输出频率较高，为了得到１Ｈz的秒信号输入，需要对振荡器的输出信号进行分频。

通常实现分频器的电路是计数器电路，一般采用多级2进制计数器来实现。例如，将32767Ｈz的振荡信号分频为1Hz的分频倍数为32767（215），即实现该分频功能的计数器相当于15级2进制计数器。计数器可用多种方法构成，在下面的计时部分还会讲到。本设计中采用CD4060来构成分频电路。CD4060在数字集成电路中可实现的分频次数最高，而且CD4060还包含振荡电路所需的非门，使用起来很方便，并且可以从它的3、4、5号引脚分别得到2Hz、512Hz、1024Hz的调整信号和蜂鸣器驱动信号。CD4060计数为最高为１４级２进制计数器，可以将32767ＨZ的信号分频为2HZ，再经过D触发器74LS74可以将它分为1HZ的信号。如图3.1.3所示，可以直接实现振荡和分频的功能。（注：

11、10号引脚接晶振）

图3.1.3 分频电路

3.2 时间计数模块

时间计数模块有时计数、分计数和秒计数等几个部分。

时计数模块一般为24进制计数器计数器，其输出为两位8421BCD码形式；分计数和秒计数模块为60进制计数器，其输出也为8421BCD码。

可以用很多种方法构成计数器，如可预置BCD异步清除计数器74xx161、可预置四位二进制异步清除计数器74xx160等，可用清零法或者置数法来实现。如图3.2.1所示，本设计采用了74LS90 用两块芯片进行级联来产生60进制、24进制计数器和30进制计数器。74LS90为二-五-十进制计数器，只需将CKB与Q0相连，便可构成十进制计数器，而秒个位计数单元为10进制计数器，所以无需进制转换，只需将Ｑ0与CKB（下降沿有效）相连即可。ＣＰ0（下降没效）与１Ｈz秒输入信号相连，Ｑ3在其计数为8时跳变为高电平，在9到0 的瞬间跳变为低电平，产生一个下降沿，可作为向上的进位信号与十位计数单元的CKA相连，无需其他辅助逻辑门，这是选择7490的原因之一。

图3.2.1 秒60进制计数器

秒十位计数单元为６进制计数器，需要进制转换。7490的清零端有两个，分别为，它们同时为高电平时有效，所以可将Ｑ

1、Ｑ2分别接到R0（1）、R0（2）将１０进制计数器转换为６进制计数器，其中Ｑ2可作为向上的进位信号与分个位的计数单元的CKA相连。分个位和分十位计数单元电路结构分别与秒个位和秒十位计数单元基本同，也是分个位计数单元的Ｑ3作为向上的进位信号应与分十位计数单元的CKA相连。不同的是，分个位计数单元的Ｑ

3、Ｑ0和分十位计数单元的Ｑ

2、Ｑ0相与后作为向上的进位信号。这是为了在分校时时不向小时进位，在校时部分还会提到。

时个位计数单元电路结构仍与秒或个位计数单元相同，但是根据任务要求，整个时计数单元应为24进制计数器，所以要在两块74LS90构成的100进制中截取24，就得在24的时候进行异步清零。24进制计数功能的电路如图3.2.2所示。

图3.2.2 时24进制计数器

3.3 译码显示模块

计数器实现了对时间的累计以8421BCD码形式输出，选用显示译码电路将计数器的输出数码转换为数码显示器件所需要的输出逻辑和一定的电流本设计，选用74XX4511作为显示译码电路，选用七段共阴LED数码管作为显示单元电路，图3.3.1所示为秒部分的译码显示单元，其他部分的译码显示单元与之完全相同。其中电阻取值为300欧姆，起限流作用。这部分电路可以用7448、7447加共阴或共阳数码管组成，电路也差不多，方案选择可以随意。

图3.3.1 秒译码显示电路

3.4 校时模块

当重新接通电源或走时出现误差时都需要对时间进行校正。通常，校正时间的方法是：首先截断正常的计数通路，然后再进行人工出触发计数或将频率较高的方波信号加到需要校正的计数单元的输入端，校正好后，再转入正常计时状态即可。

根据要求，数字钟应具有分校正和时校正功能，因此，应截断分个位和时个位的直接计数通路，并采用正常计时信号与校正信号可以随时切换的电路接入其中，而且在校正分钟时应截断分向时的进位信号，以免在校分的时候影响小时的状态，从而引起对小时不必要的重新校正。图3.4.1所示为本设计的校时电路。

图3.4.1 校时电路

该电路采用2-3/2-2输入端双与或非门74LS51和其他辅助器件构成，用2Hz脉冲信号作为校正信号在没有按下校正按钮时，封锁2Hz校正信号，选通秒向分和分向时的进位信号，当按下时按钮，进位信号被封锁，调整信号被选通，如果一直按着按钮，可以实现连续调节。在调分的时候，必须保证分向小时的进位信号1h为低电平，否则当点动调分按钮TMS时，小时计数部分会跟随TMS产生的脉冲下降沿加计数，所以在上面的时间计数模块里，分向时的进位信号设置为分个位计数单元的Ｑ

3、Ｑ0和分十位计数单元的Ｑ

2、Ｑ0的相与，这样就只有在分为59时，1h为高电平。非门U16：A和U16：B保证了电路为下降沿触发。图中的按钮开关处可加入消抖电路，消抖电路可以由RS锁存器够成，也可以用D触发器构成。由于在本设计中校时电路要求不高，加上为尽量减小电路大小，以便能在一块面包板上做出实物，所以没有加消抖电路没有。消抖电路模型入图3.4.2所示。

QQ&G15V&G1RSBR 图3.4.2 校时去抖电路

3.5 整点报时

一般时钟都应具备整点报时电路功能，即在时间出现整点前数秒内，数字钟会自动报时，以示提醒。其作用方式是发出连续的或有节奏的音频声波，较复杂的也可以是实时语音提示。根据要求，电路应在整点前5秒钟内开始整点报时，即当时间在59分55秒到59分59秒期间时，报时电路给报时控制信号。报时电路选如图3.5.1所示，选蜂鸣器为电声器件。

图3.5.1 整

点报时电路

整点报时电路中蜂鸣器发出声音的条件是时间在59分55秒到59分59秒期间，55到58秒每秒一次低音，59秒时为一次高音。而在这段时间内，分不变，秒的十位也不变，因此可作为一个选通信号，在图中，U40：A、B生产该信号，当时间在59分55秒到59分58秒期间，由U43，74LS151产生低音信号蜂鸣器以512Hz发声，当时间为59分59秒时U41：A给出高音信号，蜂鸣器以1024Hz发声。该电路还作为闹铃的发声部分。

四 电路总原理图

VCCR6R7R8R9R10R115V200ohm200ohm200ohm200ohm200ohm200ohmComComComComComComABCDEFGABCDEFGABCDEFGABCDEFGABCDEFGABCDEFGVCCVCCVCCVCCVCCVCC5V5V5V5V5V5V321054U7321054U*********1U91111911U101111911U111111911U12ABCDEFGABCDEFGABCDEFGABCDEFGABCDEFGABCDEFGOOOOOOOOOOOOOOOOOOOOOOOOOOOOOOOOOOOOOOOOOOOOOOOO74LS47DB74LS47DB74LS47DB74LS47DB74LS47DB74LS47DBIRIRIRIRIRIRTB/TB/TB/TB/TB//IIIIITBIABCDLRBABCDLRBABCDLRBABCDLRBABCDLRBABCDLRB***************U13BU14AU14BU15AU15BABCDABCDABCDABCDABCDABCDQQQQQQQQQQQQQQQQ11QQQQQ1112222111221U13AQQQ5422221111222U18CABRABRU18BABRAU18ABR1ABRABRNLNLNLN09NNNNLIICIICIICIICNNLNNL11122274LS08D111222IICIIC******74LS390D5211174LS08D74LS08D8VCC5V1U20R145-32.768kHzR11U19A312U21C2时计数X29器10U222J1138111RTC8109RS9CTC校时1074LS00D712O3U19B115MRKey = AR24O462U21D4VCC5O53分计数12器116R55VR46134U24AO6144O710MohmU21A574LS00D~1PR13J21O835215C1校分21Q1DO9130pF30pF74LS51DO116C232~1QO12Key = BR331O13m set4U21B~1CLR64060BP574LS74D开关在下，校准状态开关在上，正常工作74LS00DVCC5V五 元器件清单

工具器件： 万用表一块 镊子一把 面包板一块

导线若干 电源一个 元件清单：

74LS47集成块6块

CD4060集成块1块 74HC390集成块3块 74HC51集成块1块 74HC00集成块2块 74LS08集成块1块 10MΩ电阻5个 300Ω电阻6个 30p电容2个 32.768k时钟晶体1个

六 收获和体会

在此次的数字钟设计过程中,我在梁清梅老师指导下更进一步地熟悉了芯片的结构及掌握了各芯片的工作原理和其具体的使用方法.在连接六进制,十进制,六十进制的进位及十二进制的接法中,要求熟悉逻辑电路及其芯片各引脚的功能,那么在电路出错时便能准确地找出错误所在并及时纠正了.在设计电路中,往往是先仿真后连接实物图,但有时候仿真和电路连接并不是完全一致的,例如仿真的连接示意图中,往往没有接高电平的16脚或14脚以及接低电平的7脚或8脚,因此在实际的电路连接中往往容易遗漏.又例如7490芯片,其电源和地端不是14脚和7脚，而是4、5号脚。

在设计电路的连接图中出错的主要原因都是接线和芯片的接触不良以及接线的错误所引起的.经过这次课程设计，我进一步学习了电子电路的设计方法，增强了自学能力和分析解决实际问题的能力，培养了独立思考、认真踏实的工作习惯，同时还巩固了常用的软件和仪器仪表的使用。总之，这次课程设计让我受益匪浅，学到了很多东西。

七 参考文献

1． 阎

石

数字电子技术基础

高等教育出版社

1998.12 2． 侯建军

数字电子技术基础

高等教育出版社

19998.2 3.刘全胜

数字电子技术

机械工业出版社

2000.8 4． 蔡明生

电子设计

高等教育出版社

2003.9 5.任为民 6．周志敏

7.李哲英

电子技术基础课程设计

中央广播电视大学出版社 1997年 集成稳压电源电路图集[M].北京: 中国电力出版社

2008.电子技术及其应用基础(数字部分)高等教育出版社 2003.811

第二篇：数字钟课程设计

数字钟课程设计

设计目的

进一步掌握各芯片的逻辑功能及使用方法。

进一步掌握数字钟的设计方法和和计数器相互级联的方法。进一步掌握数字系统的设计和数字系统功能的测试方法。进一步掌握数字系统的制作和布线方法。设计要求 设计指标

数字钟具有显示时、分、秒的功能；

有校时功能，可以分别对时及分进行单独校时，使其校正到标准时间；

计时过程具有报时功能，当时间到达整点前10秒进行蜂鸣报时，报时声音四低一高； 并且要求走时准确。设计要求

画出电路原理图（或仿真电路图）； 元器件及参数选择，有相关原器件清单；

制作要求 自行装配和调试，并能发现问题和解决问题。

编写设计报告 写出设计与制作的全过程，附上有关资料和图纸，有心得体会。总体概要设计

数字钟实际上是一个对标准频率（1HZ）进行计数的计数电路。由于计数的起始时间不可能与标准时间（如北京时间）一致，故需要在电路上加一个校时电路，同时标准的1HZ时间信号必须做到准确稳定。通常使用石英晶体振荡器电路构成数字钟。图1所示为数字钟的一般构成框图。

图1 数字钟的组成框图

晶体振荡器电路

晶体振荡器电路给数字钟提供一个频率稳定准确的32768Ｈz的脉冲，可保证数字钟的走时准确及稳定。不管是指针式的电子钟还是数字显示的电子钟都使用了晶体振荡器电路。分频器电路

分频器电路将32768Ｈz的高频方波信号经74LS4060和74LS250的二分频的分频后得到1Hz的方波信号，可以供秒计数器进行计数。分频器实际上也就是计数器。时间计数器电路

时间计数电路由秒个位和秒十位计数器、分个位和分十位计数器及时个位和时十位计数器电路构成，其中秒个位和秒十位计数器、分个位和分十位计数器为60进制计数器，时个位和时十位计数器可以设计为12进制计数器或者24进制计数器，我们这里根据自己的意愿设计成24进制计数器。译码驱动电路

译码驱动电路将计数器输出的8421BCD码转换为数码管需要的逻辑状态，并且为保证数码管正常工作提供足够的工作电流。数码管

数码管通常有发光二极管（LED）数码管和液晶（LCD）数码管，本设计采用的为ＬＥＤ数码管。各单元模块设计和分析 晶体振荡器电路

晶体振荡器是构成数字式时钟的核心，它保证了时钟的走时准确及稳定。图2所示电路通过ＣＭＯＳ非门构成的输出为方波的数字式晶体振荡电路，这个电路中，ＣＭＯＳ非门Ｕ１与晶体、电容和电阻构成晶体振荡器电路，Ｕ２实现整形功能，将振荡器输出的近似于正弦波的波形转换为较理想的方波。输出反馈电 阻Ｒ１为非门提供偏置，使电路工作于放大区域，即非门的功能近似于一个高增益的反相放大器。电容Ｃ１、Ｃ２与晶体构成一个谐振型网络，完成对振荡频率的控制功能，同时提供了一个１８０度相移，从而和非门构成一个正反馈网络，实现了振荡器的功能。由于晶体具有较高的频率稳定性及准确性，从而保证了输出频率的稳定和准确。

晶体XTAL的频率选为32768HZ。该元件专为数字钟电路而设计，其频率较低，有利于减少分频器级数。

从有关手册中，可查得C1、C2 分别为20pF，和200PF当要求频率准确度和稳定度更高时，还可接入校正电容并采取温度补偿措施。

由于CMOS电路的输入阻抗极高，因此反馈电阻R1可选为20MΩ。较高的反馈电阻有利于提高振荡频率的稳定性。

脉冲输出端

图2 晶体振荡器电路图

分频器电路

通常，数字钟的晶体振荡器输出频率较高，为了得到１Ｈz的秒信号输入，需要对振荡器的输出信号进行分频。通常实现分频器的电路是计数器电路，一般采用多级２进制计数器来实现。例如，将32767Ｈz的振荡信号分频为１ＨZ的分频倍数为32767（２功能的计数器相当于１５极２进制计数器。

本实验中采用CD4060来构成分频电路。CD4060在数字集成电路中可实现的分频次数最高，而且CD4060还包含振荡电路所需的非门，使用更为方便。

ＣＤ4060计数为最高为１４级２进制计数器，可以将32767ＨZ的信号分频为２ＨZ，而经过74LS90可以将它分为1HZ的信号。如图3所示，可以直接实现振荡和分频的功能。

１５），即实现该分频

图3 CD4046和74LS90的分频电路图

时间计数单元

时间计数单元有时计数、分计数和秒计数等几个部分。

时计数单元一般为24进制计数器计数器，其输出为两位8421BCD码形式；分计数和秒计数单元为６０进制计数器，其输出也为8421BCD码。本实验采取了74LS90 用两块芯片进行级联来产生60进制和24进制

秒个位计数单元为１０进制计数器，无需进制转换，只需将Ｑ0与ＣＰ1（下降沿有效）相连即可。ＣＰ0（下降没效）与１ＨZ秒输入信号相连，Ｑ3可作为向上的进位信号与十位计数单元的ＣＰ1相连。

秒十位计数单元为６进制计数器，需要进制转换。将１０进制计数器转换为６进制计数器的电路连接，其中Ｑ2可作为向上的进位信号与分个位的计数单元的ＣＰ0相连。

分个位和分十位计数单元电路结构分别与秒个位和秒十位计数单元完全相同，也是分个位计数单元的Ｑ3作为向上的进位信号应与分十位计数单元的ＣＰ0相连，分十位计数单元的Ｑ2作为向上的进位信号应与时个位计数单元的ＣＰ0相连。60进制的连接如图4所示。时个位计数单元电路结构仍与秒或个位计数单元相同，但是要求，整个时计数单元应为24进制计数器，所以在两块74LS90构成的100进制中截取24，就得在24的时候进行异步清零。24进制计数功能的电路如图5所示。

图4 60进制计数器电路

图5 24进制计数器电路

译码驱动及显示单元 计数器实现了对时间的累计以8421BCD码形式输出，选用显示译码电路将计数器的输出数码转换为数码显示器件所需要的输出逻辑和一定的电流，选用74LS47作为显示译码电路，选用74LS546八段共阳LED数码管作为显示单元电路，如图6所示。

图6 译码驱动和显示电路

校时电源电路

当重新接通电源或走时出现误差时都需要对时间进行校正。通常，校正时间的方法是：首先截断正常的计数通路，然后再进行人工出触发计数或将频率较高的方波信号加到需要校正的计数单元的输入端，校正好后，再转入正常计时状态即可。根据要求，数字钟应具有分校正和时校正功能，因此，应截断分个位和时个位的直接计数通路，并采用正常计时信号与校正信号可以随时切换的电路接入其中。图7所示为所设计的校时电路。

图7 校正电路

整点报时电路

一般时钟都应具备整点报时电路功能，即在时间出现整点前数秒内，数字钟会自动报时，以示提醒。其作用方式是发出连续的或有节奏的音频声波，较复杂的也可以是实时语音提示。

根据要求，电路应在整点前10秒钟内开始整点报时，即当时间在59分51秒到59分59秒期间时，报时电路报时控制信号。报时电路选74HC30，作为选蜂鸣器为电声器件，选用CC4016模拟开关作控制，使蜂鸣器可以一响一停。如图8所示。

电路的安装与调试

在完成了理论设计的基础上，进行对自己设计不大肯定的电路，利用软件Multism进行模拟，根据成功与否再进行修正之后，开始电路的安装和调试。

在拿到了工具的和器材之后，首先对各元器件进行测试，检查是否芯片存在问题。在确认没有问题之后，就可以按照布线方案来进行布线了。我的布线方案，首先安装驱动和计数模块。对译码驱动电路和计数电路同时布线，但是，先只进行它的一个显示管和一块74LS47和一块74LS90（秒的个位）安装，当验证产生的计数没有问题时，才尽一步对它进行扩展，安装秒的十位，分的个位和十位，以及时的个位和十位，并进行检验，为什么不安装完驱动模块再进行计数模块的安装呢？ 我认为这样可以方便我们的检验（当然我的检验脉冲现在不一定是1HZ的，所以我利用面包板上自带的脉冲输出），当装完了那么一个庞大的电路后，一旦哪里出错，进行检查怎么说也是个难事。

其次安装的是晶体振荡电路电路。按照理论设计和已经在Multism 软件中验证过的电路进行安装，当然实际安装中有不可预见的问题可能发生，我才用示波器来观察，果然，象设计和预料的那样，1HZ的脉冲波形出现。

再次安装的模块是校时模块。接出如图7的电路然后和计数模块相连接。在这个连接中，我们原来的设计的是采用单刀双制开关，但是由于在实验室没有这样的开关，我们的设计只好稍微做下修改，这样的设计我觉得在数字电子的设计中是常见的。一种典型的接法。

最后要接的是正点报时电路。这个部分是我们平时没怎么实验和设计过的部分，说实际的，在做这个设计之前，心理真的没有底到底蜂明器是怎么工作的，怎样去驱动它才能让它正常工作。第一个在我脑海里产生的利用555接一个电子琴电路，再加上模拟开关来选择高低声音，理论上设计没问题，也对它包有很大的信心。但是在实习的过程中，在做这个人的时候，到中午了，于是我回来了，我想利用Internet搜索点对自己的设计有用的信息来，偶尔的一个蜂明的电路启发了我，那就是现在如设计图纸中的那个报时电路。不过，先发现报时电路声音比较的低，于是我决定见效电阻使声音合适。

完成了布线的过程之后，就是一个综合的测试，由于在各个模块的安装，布线的认真和有条理性，综合测试，一次成功，本人认为教为不错！而且就整个实验来说由于设计的原理时的态度的认真，严谨和对这次实习的重视，以及考虑问题的全面和方案的多样性，使得装配，布线，和调试几乎没有什么大问题难倒我，一切都还比较的顺利和成功！记得在一个实验室一起做实验的同学中，我的实验是第一个完成的，综合测试成功的那一刻，很兴奋！总结

设计过程中遇到的问题及其解决方法。

在检测面包板状况的过程中，出现本该相通的地方被断了的导线堵塞，用镊子将其挑出。

在检测74LS47驱动电路的过程中发现有两个数码管显示的数字是没有规律的（不是从0到9的显示），正是由于我们布线的整齐简明，经过检查发现是74LS47其中的两跟译码线与显示管脚连接出错，交换，就OK了！

在连接晶振的过程中，晶振起振，但是输出的脉冲明显不是1HZ的，对照设计电路检查，发现CD4060的输出管脚接错，接上3号管脚，一切OK！。

在制作报时电路的过程中，发现蜂鸣器在57分59秒的时候就开始报时，后经检测电路发现是由于把74HC30芯片当16引脚的芯片来接，以至接线都错位，重新接线后能正常报时。

在布置地线和5V电压线时，不甚把两线接到了一起，导致整个板没法工作。经认真的检查，排除了问题！设计体会

在此次的数字钟设计过程中，更进一步地熟悉了芯片的结构及掌握了各芯片的工作原理和其具体的使用方法。

在连接六进制、十进制、六十进制的进位及十二进制的接法中，要求熟悉逻辑电路及其芯片各引脚的功能，那么在电路出错时便能准确地找出错误所在并及时纠正了。在设计电路中，往往是先仿真后连接实物图，但有时候仿真和电路连接并不是完全一致的，例如仿真的连接示意图中，往往没有接高电平的16脚或14脚以及接低电平的7脚或8脚，因此在实际的电路连接中往往容易遗漏。又例如74HC390芯片，其本身就是一个十进制计数器，在仿真电路中必须连接反馈线才能正常显示，而在实际电路中无需再连接，因此仿真图和电路连接图还是有一定区别的。在设计电路的连接图中出错的主要原因都是接线和芯片的接触不良以及接线的错误所引起的。对该设计的建议

此次的数字钟设计重在于仿真和接线，虽然能把电路图接出来，并能正常显示，但对于电路本身的原理并不是十分熟悉。总的来说，通过这次的设计实验更进一步地增强了实验的动手能力。元器件清单 实验中所需的器材 5V电源。面包板1块。示波器。万用表。镊子1把。剪刀1把。拨线铨1把。导线 若干

共阳八段数码管6个。74LS90芯片7块。74LS47芯片6块。74LS51芯片1块。74LS30芯片1块。74LS08芯片1块。74LS04芯片1块。CD4060芯片1块。CC4016芯片1块。1KΩ电阻1个。100Ω电阻6个。10MΩ电阻1个。20p电容1个。200p电容1个。32.768k时钟晶体1个。β=130的三极管。蜂鸣器。

第三篇：数字钟

电子技术课程设计

__24_小时__数字钟

学院：电子信息工程学院

任课老师：张学成

课程设计：数字钟

学号：25号

班级：095

姓名：黄伟

目 录

一、课程设计的设计任务和基本要求„„„„„„1

二、总体框图 „„„„„„„„„„„„„„„1

三、选用器件及部分器件使用说明 „„„„„„6

四、功能模块 „„„„„„„„„„„„„„„14

五、总体设计电路图„„„„„„„„„„„„„17

六、课程设计的心得体会„„„„„„„„„„„19

七、参考文献„„„„„„„„„„„„„„„„20

数字钟

数字钟是用数字集成电路构成的、用数码显示的一种现代计时器，与传统机械表相比，它具有走时准确、显示直观、无机械传动装置等特点。因而广泛应用于车站、码头、机场、商店等公共场所。在控制系统中，也常用来作定时控制的时钟源。

一、课程设计的设计任务与基本要求

用中小规模集成电路设计并制作一台能显示时、分、秒的数字钟。（1）由信号发生器器产生时钟信号。（2）小时计数器用24进制计数器。

（3）可以用手动校正时间，能分别进行时、分的校正。（4）采用LED显示时、分、秒。（5）要求电路主要采用中规模集成电路。(6)要求电源电压+5伏— +10伏。

二、总体框图

(一)各个模块及功能

数字式计时器一般都由振荡器、分频器、计数器、译码器、显示器等几部分组成。其中振荡器和分频器组成标准秒信号发生器，由不同进制的计数器、译码器组成计时系统。秒信号送入计数器进行计数，把累计的结果以“时”、“分”、“秒”的数字显示出来。“时”显示由二十四进制计数器、译码器、显示器构成，“分”、“秒”显示分别由六十进制计数器、译码器、显示器构成。其原理图如图6.1.1所示。

1.振荡器 振荡器是数字钟的核心。振荡器的稳定度及频率的准确度决定了数字钟计时的准确程度，通常选用晶振构成振荡器电路。一般来说，振荡器的频率越高，计时精度越高，如果精度要求不高也可以采用集成逻辑门与RC组成的时钟源振荡器或由集成定时器555与RC组成的多谐振荡器。这里选用多谐振荡器，设振荡频率f=1kKz。

图6.1.1 数字钟原理框图

2．分频器 分频器的功能是产生标准脉冲信号，因为74LS90是二—五—十进制计数器，所以选用1片就可以完成上述功能，即3片级连则可获得所需要的频率信号：第1片的Q0端输出频率为1Hz标准秒脉冲信号。如果振荡频率为100kHz时，就需要5片74LS90进行级联。

3．时间计数器 由总系统框图可知，数字时钟需要两个六十进制计数器分别用作“分”和“秒”的计数，还需要一个二十四进制计数器作“小时”的计数。计数器可以采用前面的中规模集成计数器74LS160。

4．校时电路 在计数开始或计时出现误差时，必须和标准时间校准，这一功能同校时电路完成。校时的方法是给被校的计时电路引入一个超出常规计时许多倍的快速脉冲信号，从而使计时电路快速到达到标准时间。将“秒”信号分别引到“分”和“时”的脉冲输入端以便快速校准“分”

5.译码器、驱动及显示电路 从数字钟计数器输出的信号为8421BCD代码，需要经译码变成七段字形代码，用七段数码管显示出来。七段数码管分共阴，共阳两种，这里选用共阴数码管BS201，相应的译码器采用CT74248。由于采用静态方式显示，每个数码管必须有一个相应的译码器将8421BCD代码译成七段字形代码。

(二)方案设计及选择

方案一：由集成逻辑门与RC组成的时钟源振荡器或由集成电路定时器555与RC组成的多谐振荡器作为时间标准信号源。如图（1）所示。

图（1）

方案二：振荡器是数字钟的核心。振荡器的稳定度及频率的精确度决定了数字钟计时的准确程度,通常选用石英晶体构成的振荡器电路。石英晶体振荡器的作用是产生时间标准信号。因此,一般采用石英晶体振荡器经过分频得到这一时间脉冲信号。

图（2）

如图(2)所示为电子手表集成电路中的晶体振荡器电路,常取晶振频率为32768Hz,因其内部有15级2分频集成电路,所以输出端正好可得到1Hz的标准脉冲。

信号发生器是数字钟的核心。它的稳定度及频率的精确度决定了数字钟计时的准确程度，在本实验中我选用555振荡器产生脉冲经过整形、分步获得1Hz的脉冲。一般来说，振荡器的频率越高，计时精度就越高。

三、选用器件及部分器件的使用说明

74LS90 1片，74LS160 6片，74LS00 19片，74LS08 2片。74LS04 4片

74LS90逻辑框图

74LS90逻辑符号

74LS90逻辑功能:74LS90是异步二-五-十进制加法计数器，它即可以做二进制加法计数器，有可以做五进制和十进制加法计数器。

通过不同的连接方式，可以实现四种不同的逻辑功能；还可以借助R0(1)、R0(2)对计数器清零，借助S9(1)、S9(2)将计数器置9，其功能如下；

(1)计数脉冲从CP1输入，QA作为输出端，为二进制计数器。

(2)计数脉冲从CP2输入，QD、QC、QB输出端，为异步五进制加法计数器。(3)若将CP2和QA相连，计数脉冲由CP1输入，QD、QC、QB、QA作为输出端。则构成异步8421码十进制加法计数器。(4)若将CP1和QD相连，计数脉冲由CP2输入，QD、QC、QB、QA作为输出端，则构成异步5421码十进制加法计数器。

(5)清零、置9功能

a)异步清零

当R0(1)、R0(2)均为“1”；S9(1)、S9(2)中有“0”时，实现异步清零功能，即QDQCQBQA＝0000。b)置9功能

当S9(1)、S9(2)均为“1”；R0(1)、R0(2)中有“0”时，实现置9功能，即QDQCQBQA＝1001

74LS90逻辑功能表

74LS90内部原理图

74LS02逻辑框图(异或逻辑框图)

74LS02逻辑符号

74LS02内部原理图

74LS02逻辑功能表

异或逻辑功能如下:当A、B不同时,输出Y为1；而A、B相同时，输出Y为0。2输入端四或非门

74LS00逻辑框图(与非逻辑框图)

74LS00逻辑符号

74LS00内部原理图

74LS00逻辑功能表(与非逻辑功能表)

与非门逻辑功能:将A、B先进行与运算,然后将结果求反,最后得到的A、B的与非运算结果.因此,可以把与非运算看作是与运算和非运算的组合.2输入端四与非门

74LS08逻辑框图(与门逻辑框图)

74LS08逻辑符号

74LS08内部原理图

74LS08逻辑功能表(与门逻辑功能表)

与门逻辑功能：只有决定事物结果的全部条件同时具备时，结果才发生。2输入端四与门

74LS04逻辑框图(非门逻辑框图)

74LS04逻辑符号

74LS04内部原理图

74LS04逻辑功能表(非门逻辑功能表)

非门逻辑功能：只要条件具备了，结果便不会发生；而条件不具备时，结果一定发生。

四、功能模块

1．每个模功能块要分别打印出电路图，并详细说明每一模块的逻辑功能，每一器件的逻辑功能，器件之间的连接关系

（一）振荡器 振荡器是数字钟的核心。振荡器的稳定度及频率的准确度决定了数字钟计时的准确程度，通常选用晶振构成振荡器电路。一般来说，振荡器的频率越高，计时精度越高，如果精度要求不高也可以采用集成逻辑门与RC组成的时钟源振荡器或由集成定时器555与RC组成的多谐振荡器。这里选用石英晶体振荡器，设振荡频率f=1kKz。电路图如下

（二）分频器 分频器的功能是产生标准脉冲信号，因为74LS90是二—五—十进制计数器，第1片的Q3端输出为1Hz。如果振荡频率为100kHz时，就需要5片74LS90进行级联。电路图如下图所示

（三）时间计数器 由总系统框图可知，数字时钟需要两个六十进制计数器分别用作“分”和“秒”的计数，还需要一个二十四进制计数器作“小时”的计数。计数器可以采用前面的中规模集成计数器74LS160。电路图如下所示

（四）校时电路 在计数开始或计时出现误差时，必须和标准时间校准，这一功能同校时电路完成。校时的方法是给被校的计时电路引入一个超出常规计时许2倍的快速脉冲信号，从而使计时电路快速到达到标准时间。将震荡信号分别引到“分”和“时”的脉冲输入端以便快速校准“分”。电路图如下所示

三． 总体设计电路图

1.数字式计时器一般都由振荡器、分频器、计数器、译码器、显示器等几部分组成。其中振荡器和分频器组成标准秒信号发生器，由不同进制的计数器、译码器组成计时系统。秒信号送入计数器进行计数，把累计的结果以“时”、“分”、“秒”的数字显示出来。“时”显示由二十四进制计数器、译码器、显示器构成，“分”、“秒”显示分别由六十进制计数器、译码器、显示器构成。

555振荡器发生脉冲信号,经过分频器最后输出1Hz信号，把分频器的Q3接到计数器的INA处,使分频器与计数器相连。然后计数器与显示器相连，秒、分、时分别对应着。另外还有校正部分，图见校时电路的电路图。左边的开关是时校正，中间的开关是分校正，可以手动校正。

实验结果:实验箱上的数字钟正常运行,已经成功达到了设计的要求和目的。第一次连线没有显示出结果，原因是接线处有一处导线接触不良，经过检查，成功的排除了故障。当再一次打开数字实验箱开关后，还是跟第一次一样，只显示50秒，然后秒的数字就再运行。经过又一次检查，发现是秒显示器的74LS90器件接触不良，用手按住后，数字钟正常运行，秒到六十向分进一，分到六十向时进一，时到二十四时，自动回到零。自此，实验全部完成。

六．课程设计的心得体会

课程设计是培养学生综合运用所学知识,发现,提出,分析和解决实际问题,锻炼实践能力的重要环节,是对学生实际工作能力的具体训练和考察过程。随着科学技术发展的日新月异，电子技术在生活中可以说是无处不在。因此做为二十一世纪的大学生来说掌握电子技术是非常之重要。回顾此次课程设计，至今我仍感慨颇多，的确，从选题到定稿，从理论到实践，在整整两周的日子里，可以说是苦多于甜，但是可以学到很多很多东西，同时不仅可以巩固了以前所学过的知识，而且学到了很多在书本上无法学到的知识。通过这次课程设计使我懂得了理论与实际相结合的重要性，只有理论知识是远远不够的。只有理论与实际相结合才能提高自己的实际动手能力和独立思考的能力。在设计中遇到的问题有很多，这毕竟是第一次，难免会遇到各种各样的问题。在这次设计中我发现我所学的知识这远远不够，在今后的学习中我要更加努力奋斗！

这次课程设计终于顺利完成了，在设计中遇到了很多问题，最后在百度的帮助下都一一解决。在此我十分感谢百度对我的帮助和支持。

第四篇：数字钟

数字钟电子技术课程设计报告

数字电子技术课程设计报告 题 目: 数字钟的设计与制作

学 年 学 期:

专 业 班 级: 学 号:

姓 名:

指导教师及职称:讲师 时 间: 地点： 设计目的

熟悉集成电路的引脚安排.掌握各芯片的逻辑功能及使用方法.了解面包板结构及其接线方法.了解数字钟的组成及工作原理.熟悉数字钟的设计与制作.设计要求 1.设计指标

时间以12小时为一个周期;显示时,分,秒;有校时功能,可以分别对时及分进行单独校时,使其校正到标准时间;为了保证计时的稳定及准确须由晶体振荡器提供表针时间基准信号.2.设计要求

画出电路原理图(或仿真电路图);元器件及参数选择;电路仿真与调试;.3.制作要求 自行装配和调试,并能发现问题和解决问题.4.编写设计报告 写出设计与制作的全过程,附上有关资料和图纸,有心得体会.设计原件

设计原理

数字电子钟由秒信号发生器、“时、分、秒”计数器、译码器及显示器、校时电路等组成。秒信号产生器是由石英晶体振荡器分频后得到的。秒计数器到60后，对分计数器送入一个脉冲，进行分计数，分计数器到60后，对时计数器送入一个脉冲，进行时计数，时计数器是12进制计数器，实现对一天12小时计数。数字电子钟的显示由计数器、译码器经数码管实现。首先构成一个CB555定时器产生震荡周期为一秒的标准秒脉冲，由74LS161采用同步预置数法分别组成六十进制的秒记数器、六十进制分记数器、十2进制时记数器，使用74LS48为驱动器。（1）秒信号发生器

秒信号由555定时器组成的多谐振荡电路来产生，振荡频率可通过调解R或C的值来改变。当R=47K,C=10uF。由公式得当Rw=47K时输出端输出震荡频率为1Hz。周期是1秒，即可作为秒的脉冲输入标准秒脉冲。555定时器组成的多谐振荡电路如下：

图2 555定时器组成的多谐振荡电路

（2）计数电路

60进制计数器有2片74LS161和74LS00连接而成。可以用于置数法和清零法的反馈。

利用74LS161和74LS00即可以组成60进制计数器作为分和秒计数器，（3）译码显示电路

译码显示器电路由译码器74LS48和数码管组成 三． 制作调试

在制作电路过程中，连接两点的电线布线要整齐，这样容易查找错误。】.在第一次调试秒部分时，我们发现数码管没显示，经过检查发现是芯片的电源没有接。芯片接上电源和接地后，数码管正常工作。开始没有注意到555芯片与其他芯片引脚的不同，使得一直没有脉冲出现。四．总结

通过这次对数字钟的设计与制作，我了解了设计电路的程序，也了解了关于数字钟的原理与设计理念。在设计过程中,我更进一步地熟悉了数电课上学过各种芯片的结构、工作原理和其具体的使用方法。在连接六十进制的进位及二十四进制中,我对74LS161置数法和清零法有了更深的了解。在连接二十四进制、六十进制的进位要求熟悉逻辑电路及其芯片各引脚的功能，这样在电路出错时便能准确地找出错误所在并及时纠正。在调试电路的过程中出错的主要原因都是接线和芯片的接触不良以及接线的错误，所以接线的时候一定要细心,不要接错。

在设计电路中,往往是先仿真后连接实物图,但有时候仿真和电路连接并不是完全一致的

此次的数字钟设计重在于仿真和接线,虽然能把电路图接出来,并能正常显示,但对于电路本身的原理并不是十分熟悉.总的来说,通过这次的设计实验更进一步地增强了实验的动手能力.

第五篇：数字钟课程设计

晶体振荡器电路

晶体振荡器电路给数字钟提供一个频率稳定准确的32768Ｈz的脉冲，可保证数字钟的走时准确及稳定。不管是指针式的电子钟还是数字显示的电子钟都使用了晶体振荡器电路。分频器电路

分频器电路将32768Ｈz的高频方波信号经74LS4060和74LS250的二分频的分频后得到1Hz的方波信号，可以供秒计数器进行计数。分频器实际上也就是计数器。时间计数器电路

时间计数电路由秒个位和秒十位计数器、分个位和分十位计数器及时个位和时十位计数器电路构成，其中秒个位和秒十位计数器、分个位和分十位计数器为60进制计数器，时个位和时十位计数器可以设计为12进制计数器或者24进制计数器，我们这里根据自己的意愿设计成24进制计数器。译码驱动电路

译码驱动电路将计数器输出的8421BCD码转换为数码管需要的逻辑状态，并且为保证数码管正常工作提供足够的工作电流。数码管

数码管通常有发光二极管（LED）数码管和液晶（LCD）数码管，本设计采用的为ＬＥＤ数码管。

各单元模块设计和分析 晶体振荡器电路

晶体振荡器是构成数字式时钟的核心，它保证了时钟的走时准确及稳定。

图2 晶体振荡器电路图

分频器电路

通常，数字钟的晶体振荡器输出频率较高，为了得到１Ｈz的秒信号输入，需要对振荡器的输出信号进行分频。

通常实现分频器的电路是计数器电路，一般采用多级２进制计数器来实现。例如，将32767Ｈz的振荡信号分频为１ＨZ的分频倍数为32767（２于１５极２进制计数器。时间计数单元

时间计数单元有时计数、分计数和秒计数等几个部分。

时计数单元一般为24进制计数器计数器，其输出为两位8421BCD码形式；分计数和秒计数单元为６０进制计数器，其输出也为8421BCD码。

本实验采取了74LS90 用两块芯片进行级联来产生60进制和24进制

秒个位计数单元为１０进制计数器，无需进制转换，只需将Ｑ0与ＣＰ1（下降沿有效）相连即可。ＣＰ0（下降没效）与１ＨZ秒输入信号相连，Ｑ3可作为向上的进位信号与十位计数单元的ＣＰ1相连。

秒十位计数单元为６进制计数器，需要进制转换。将１０进制计数器转换为６进制计数器的１５），即实现该分频功能的计数器相当电路连接，其中Ｑ2可作为向上的进位信号与分个位的计数单元的ＣＰ0相连。

分个位和分十位计数单元电路结构分别与秒个位和秒十位计数单元完全相同，也是分个位计数单元的Ｑ3作为向上的进位信号应与分十位计数单元的ＣＰ0相连，分十位计数单元的Ｑ2作为向上的进位信号应与时个位计数单元的ＣＰ0相连。60进制的连接如图4所示。时个位计数单元电路结构仍与秒或个位计数单元相同，但是要求，整个时计数单元应为24进制计数器，所以在两块74LS90构成的100进制中截取24，就得在24的时候进行异步清零。24进制计数功能的电路如图5所示。

图5 24进制计数器电路

主要参考文献

《电子技术基础》

康华光

高教出版社 《电子线路设计、实验与测试》

谢自美

华中科技大学出版社 《电子技术实验》

汪学典

华中科技大学出版社 课程设计摘要 中文摘要

此次课程设计以数字钟为例，全面的利用了所学的知识，设计出了生活中常见的东西。数字钟主要有多谐振荡器、分频器、计数器、译码器组成。主要芯片有74LS90、CC4511。有多谐振荡器产生约1Mz信号脉冲。满24计数器自动复位，从而实现24 小时计时。

关键词：多谐振荡器、分频器、计数器、74LS90 英文摘要 This design report in detail the digital clock.Making using of our comment study.The digital clock is made of multivibrator type oscillator、divider、counter.Following chips 74LS90 CC4511.When the hour counter reaches the summit of 24,it will return to the beginning point.So ,the whole day is counted.Key word: multivibrator、divider、74LS90