数字钟试验报告（共5篇）

第一篇：数字钟试验报告

数字电子技术课程

设计报告

班级: 学号: 姓名: 指导老师:

2007年11月28日

目录

一.实验名称 二.实验要求和目的 三.实验环境 四.功能说明 五.设计方案 六.设计实验图 七.模块代码及试图 八.局部功能解释与设计 九.心得体会 十..参考文献

一.实验名称

简易数字钟.二.实验要求和目的

1.要求：

(1).能惊醒正常的时,分,秒计时功能,分别由6个数码管显示24h,60min,60s(2).按下sa键时,计时器迅速增加,并按24h循环,计满23h后再回00.(3).按下sb键时,计时器迅速增加,并按60min循环,计满59min后再回00,但不响”时”进位.(4).利用实验装置上的蜂鸣器作整点报时，当计时到达59’50”时开始报时,在59分钟的第“50”、“52”、“54”、“56”,”58”秒报时，报时频率选500Hz；在59分钟的第“60”秒，整点报时，报时频率选1KHz。

2．目的：掌握各类计数器以及它们相连的设计方法;掌握多个数码管显示的原理与方法;掌握FPGA计时的层次化设计方法;掌握使用VHDL语言的设计思想;对整个系统的设计有一个了解..三、实验环境：

1． 软件环境：Quartus II 4.2

2． 硬件环境：硬件平台LP-2900，FPGA芯片为EPF10K10TC144-4

3． 本实验除时钟源、按键、扬声器和显示器（数码管）之外的所有数字电路功能都是用VHDL语言实现的。这样设计具有体积小、设计周期短（设计过程中即可实现时序仿真）、调试方便、故障率低、修改升级容易等特点。本设计采用自顶向下、混合输入方式（原理图输入——顶层文件连接和VHDL语言输入——各模块程序设计）实现数字钟的设计、下载和调试.四、功能说明：

1.完成秒／分／时的依次显示并正确计数；

2.定时闹钟：实现整点报时，由蜂鸣器发出报时声音；

3.设置时间：可以通过按键分别对分／时钟进行调整，通过PS1对秒进行清零。

五、设计方案：

1.数字钟顶层设计

1.外部输入要求：输入信号有10mHz时钟信号, 低电平有效的秒清零信号CLR、高电平有效的调分信号sa、高电平有效的调时信号sb；

2.外部输出要求：整点报时信号bbb（59分”50”,”54”,”56”,”58”秒时未500Hz低频声，59分60秒时为1kHz高频声）、时十位显示信号t1（a,b,c,d,e,f,g）、时个位显示信号t0（a ,b,c,d,e,f,g）、分十位显示信号m1及分个位m0、秒十位s1及秒个位s0;数码管显示位选信号SEL0／1／2等三个信号。

设计概要图:

模块:

1.mian: 该模块为60进制计数器,计时输出为秒的数值.在计时到59时送到进位信号CO,因为硬件有延时,所以模块MINA在此模块变为00时加1,符合实际.2.MINA: 该模块为60进制计数器,计时输出为分的数值.在EN信号有效时数钟到来时,计数器加1.在sb按下时,EN信号有效,计数值快速增加,从而实现对分钟的设置.3.HOUR: 该模块为24禁止计数器,计时输出小时的数值.4.SST:此模块为整点报时提供控制信号.5.BBB:该模块对应不同的片选信号送出不同的要显示的数据

6.Sel:该模块提供数码管片选信

7.FEN10:这个模块时实现十分频

8.DISP:它是七段译码器.9.CCC:输入为10MHz方波,输出为500Hz和1KHz的方波.六.实验设计图:

七.模块及模块功能:

1.模块mian.该模块为60进制计数器,计时输出为秒的数值.在计时到59时送到进位信号CO,因为硬件有延时,所以模块MINA在此模块变为00时加1,符合实际.模块代码: library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity mian is port(clk,clr:in std_logic;sec1,sec0:out std_logic_vector(3 downto 0);co:out std_logic);end mian;architecture mian_arc of mian is begin process(clk,clr)variable cnt1,cnt0:std_logic_vector(3 downto 0);begin if clr='1'then cnt1:=“0000”;cnt0:=“0000”;elsif clk'event and clk='1'then if cnt1=“0101” and cnt0=“1000”then co<='1';cnt0:=“1001”;elsif cnt0<“1001”then cnt0:=cnt0+1;else cnt0:=“0000”;if cnt1<“0101”then cnt1:=cnt1+1;else cnt1:=“0000”;co<='0';end if;end if;end if;sec1<=cnt1;sec0<=cnt0;end process;end mian_arc;

模块MINA.该模块为60进制计数器,计时输出为分的数值.在EN信号有效时数钟到来时,计数器加1.在sb按下时,EN信号有效,计数值快速增加,从而实现对分钟的设置.模块代码:

library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity mina is port(en,clk:in std_logic;min1,min0:out std_logic_vector(3 downto 0);co:out std_logic);end mina;architecture min_arc of mina is begin process(clk)variable cnt1,cnt0:std_logic_vector(3 downto 0);begin if clk'event and clk='1'then if en='1'then if cnt1=“0101” and cnt0=“1000”then co<='1';cnt0:=“1001”;elsif cnt0<“1001”then cnt0:=cnt0+1;else cnt0:=“0000”;if cnt1<“0101”then cnt1:=cnt1+1;else cnt1:=“0000”;co<='0';end if;end if;end if;end if;min1<=cnt1;min0<=cnt0;end process;end min_arc;

模块HOUR.该模块为24禁止计数器,计时输出小时的数值.设置功能的原理跟MINA模块相同.模块代码:

library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity hour is port(en,clk:in std_logic;h1,h0:out std_logic_vector(3 downto 0));end hour;architecture hour_arc of hour is begin process(clk)variable cnt1,cnt0:std_logic_vector(3 downto 0);begin if clk'event and clk='1'then if en='1'then if cnt1=“0010” and cnt0=“0011”then cnt0:=“0000”;cnt1:=“0000”;elsif cnt0<“1001”then cnt0:=cnt0+1;else cnt0:=“0000”;cnt1:=cnt1+1;end if;end if;end if;h1<=cnt1;h0<=cnt0;end process;end hour_arc;

模块SST.此模块为整点报时提供控制信号,当23min,59sec时报时.Q500输出”1”;秒为00时,Qlk输出”1”.这两个信号经过逻辑门实现报时功能.模块代码

library ieee;use ieee.std_logic_1164.all;entity sst is port(m1,m0,s1,s0:in std_logic_vector(3 downto 0);clk:in std_logic;q500,qlk:out std_logic);end sst;architecture sst_arc of sst is begin process(clk)begin if clk'event and clk='1' then if m1=“0101” and m0=“1001” and s1=“0101” then if s0=“0000” or s0=“0010” or s0=“0100” or s0=“0110” or s0=“1000” then q500<='1';else q500<='0';end if;end if;if m1=“0000” and m0=“0000” and s1=“0000” and s0=“0000” then qlk<='1';else qlk<='0';end if;end if;end process;end sst_arc;

模块BBB.该模块对应不同的片选信号送出不同的要显示的数据.模块代码:

library ieee;use ieee.std_logic_1164.all;entity bbb is port(sec1,sec0,min1,min0,h1,h0:in std_logic_vector(3 downto 0);sel:in std_logic_vector(2 downto 0);q:out std_logic_vector(3 downto 0));end bbb;architecture bbb_arc of bbb is begin process(sel)begin case sel is when“101”=>q<=sec0;when“100”=>q<=sec1;when“011”=>q<=min0;when“010”=>q<=min1;when“001”=>q<=h0;when“000”=>q<=h1;when others =>null;end case;end process;end bbb_arc;

模块FEN10.这个模块时实现十分频.模块代码:

library ieee;use ieee.std_logic_1164.all;entity fen10 is port(clk:in std_logic;q:out std_logic);end fen10;architecture fen_arc of fen10 is begin process(clk)variable cnt:integer range 0 to 9;begin if clk'event and clk='1'then if cnt<9 then cnt:=cnt+1;q<='0';else cnt:=0;q<='1';end if;end if;end process;end fen_arc;

模块sel.该模块提供数码管片选信号.模块代码:

library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity sel is port(clk:in std_logic;q:out std_logic_vector(2 downto 0));end sel;architecture sel_arc of sel is begin process(clk)variable cnt:std_logic_vector(2 downto 0);begin if clk'event and clk='1' then cnt:=cnt+1;end if;q<=cnt;end process;end sel_arc;

模块CCC.该模块的输入为10MHz方波,输出为500Hz和1KHz的方波.模块代码:

library ieee;use ieee.std_logic_1164.all;entity ccc is port(clk:in std_logic;q500,qlk:out std_logic);end ccc;architecture ccc_arc of ccc is signal x:std_logic;begin process(clk)variable cnt:integer range 0 to 4999;begin if clk'event and clk='1'then if cnt<1999 then cnt:=cnt+1;else cnt:=0;x<=not x;end if;end if;qlk<=x;end process;process(x)variable y:std_logic;begin if x'event and x='1' then y:=not y;end if;q500<=y;end process;end ccc_arc;

模块DISP.它是七段译码器.模块代码:

library ieee;use ieee.std_logic_1164.all;entity disp is port(d:in std_logic_vector(3downto 0);q:out std_logic_vector(6 downto 0));end disp;architecture disp_arc of disp is begin process(d)begin case d is when“0000”=>q<=“0111111”;when“0001”=>q<=“0000110”;when“0010”=>q<=“1011011”;when“0011”=>q<=“1001111”;when“0100”=>q<=“1100110”;when“0101”=>q<=“1101101”;when“0110”=>q<=“1111101”;when“0111”=>q<=“0100111”;when“1000”=>q<=“1111111”;when“1001”=>q<=“1101111”;when others=>q<=“0000000”;end case;end process;end disp_arc;

八.局部功能解说及功能

局部三个分频器,都是10分频.机器是以10m输出,为使显示时数字稳定,所以使用了3个.在这个地方我用了两个与门,还有一个或门.这样在按下加时或加分的按键时能屏蔽一个分频器,还有对秒的干扰.这样就能加速对时或者分的调整.完成实验要求的一个功能.九.心得体会

这次实验,自己用心去做,发现其实并不是很难,并且学习了硬件描述语言—vhdl,对于新接触的知识,通过自己的学习,掌握了基础编程.自己也到图书馆翻阅了资料.实验中也遇到一些问题:(1)一开始的分钟和时钟计数在未进位的情况下也计数,是为了让调整时间时走的比秒针快,用了一个非门,致使在未按按键时也产生进位.删除之后正常进位.(2)还有就是引脚分配

就是这三个分配失误,导致时,分,秒位置显示颠倒.(3)调整时钟时会影响到秒钟.不过通过添加或门屏蔽秒钟,让它不产生影响,达到实验效果.总体来说,自己用心完成了这次实验,一开始的什么都不清楚,到后来自己用心设计,改良.发现错误并改正.实验结束虽然自己仍还有些不足,有的问题还是问了老师,但是通过以后的学习,相信会弥补上来.十一.参考文献

<>

<<数字逻辑与数字系统>>

<>

<>

第二篇：数字钟试验报告

数字钟试验报告

一、实验目的

利用EDA技术实现数字钟功能与动态显示。

二、设计要求

能根据已有的代码提示，自己修改程序使之实现显示时，分，秒的数字钟效果。

三、设计方法与步骤

1.设计输入（硬件描述语言的输入方式—VHDL语言）(1).Clk.vhd:

(2).Cnth24.vhd:

(3).Cntm60.vhd:

(4).Disp.vhd:

(5).Shizhong.bdf:

(6).Szz.bdf:

2.引脚分配：

3.编译：

4.下载：

四、设计过程中出现的问题及解决方法 1.如何将输出与LED显示模块的管脚相连？ 答:参看实验指导书附录B 2.如何为已编译通过的 XX.VHD文件生成符号文件？ 答：对QUARTUS II进行相关操作，生成于PROJECT中 3.下载后的LED显示出闪动现象？

答：修改Clk.vhd结构体中的499999改为49999，99改为999 五．心得体会

1.在项目设计前一定要先作总体的规划，对该项目所包含的模块与它们的作用要了然于胸，然后方可对各模块进行设计，最后将各部分加以综合。

2.熟练掌握对出现的常见程序错误进行修改。

3.基本会对程序进行修改使其满足不同的参数指标要求。4.还要进一步上机实践。

第三篇：数字钟

数 子 钟 的 调 试 与 安 装 报 告

班级：12级电子信息工程1班 学号： 201272020122 姓名： 任晶

一 实验要求

用555或晶振做秒脉冲信号源，用计时芯片构成数字钟，显示秒，分，时。具有快速校时功能。

具有闹钟功能（在任意时刻预置一个时间，当数字钟显示的时间与你预置的时间相等时发出“滴，滴，滴“声音信号。二 实验原理 时间显示模块电路

用三个CD4518作为核心芯片进行级联，再用逻辑门完成进位，置零等功能。CD4518是双十进制计数器，有两个时钟输入端，可以同时满足进位和校时功能，而不会产生干扰，具有置零功能，可以组成六十进制和二十四进制的计数器。

CD4518，该芯片是一种同步加计数器，在一个封装中含有两 个可互换二/十进制计数器，其功能引脚分别为1～7和9～15。该计数器是单路系列脉冲输入（1脚或2脚；9脚或10脚），4路BCD码信号输出（3脚～6脚；11脚～14脚）。CD4518有两个时钟输入端CP和EN，若用时钟上升沿触发，信号由CP输入，此时EN端应接高电平“1”，若用时钟下降沿触发，信号由EN端输入，此时CP端应接低电平“0”。

时、分、秒显示电路模块设计

1)下图为秒的电路设计图，右边为秒个位，左边为秒十位。考虑到CD4518为十进制，又CLOCK为上升沿输入，CLOCK`为下降沿输入，所以当秒个位为9（四位二进制数ABCD为1001）的时候，秒十位的CLOCK`接低位端，在1001的低位D变为0的时候产生进位。在秒十位的BC端接74LS08,当BC都为高电平时（0110）秒计时清零并产生向分的进位。秒个位的CLOCK`要接高电平，秒十位的CLOCK要接低电平，在实物连接的时候，就是因为秒十位的CLOCK没有接低电平一直不进位。

U13U14DCD_HEX_DIG_REDDCD_HEX_DIG_RED67584321VDDVDD5V2RST~2CLK2CLK0101RST~1CLK1CLKU1A74LS08D2D2C2B2A1D1C1B1AVDDU124518BP_5VVSS9V110 Hz 5 V 0

2)分的电路

U13U14DCD_HEX_DIG_REDDCD_HEX_DIG_RED67548321VDDVDD5V2RST~2CLK2CLK0101RST~1CLK1CLKU1A74LS08D2D2C2B2A1D1C1B1AVDDU124518BP_5VVSS9

分的时间电路与秒的一样 3)时的电路 U13U14DCD_HEX_DIG_REDDCD_HEX_DIG_RED48567321VDDVDD5V2RST~2CLK2CLK0101RST~1CLK1CLKU1A74LS08D2D2C2B2A1D1C1B1AVDDU124518BP_5VVSS9

上图为时的设计电路，与秒、分不一样的是他是24进制，当时的十位为0﹑1的时候，时个位正常从0-9显示，当时的十位为2的时候，个位显示0﹑1﹑2﹑3,然后回到0,因此置零与秒分不一样,当十位的为2时二进制位0010,各位为为4时二进制位0100,所以十位的B与个位的C端接74LS08,当他们同时为1时清零.2 闹钟显示模块电路

用4个74LS85作为核心芯片进行级联，与CD4518的小时，分钟输出进行比较，当预置时间与CD4518的输出时间相等时触发蜂鸣器。

功能表如下

VCC5VS2Key = Space7126ABCDABCDEFGHVCCS33548CK 1 时钟电路

Key = Space~LT~RBI~BI/RBOGNDVCCOAOBOCODOEOFOG16***1412345676843U14645U18A0U774LS48N1CLK~1CLK1RST74LS32DU16A74LS08D44692CLK~2CLK2RST 2 闹钟电路

4748767049VSS7126ABCDABCDEFGHVDD1A1B1C1D2A2B2C2DVCCOAOBOCODOEOFOGCK***8~LT~RBI~BI/RBOGND16***14三 数字钟的总体电路图

U154518BP_5VU2U874LS48N07126ABCDABCDEFGH***0213548CKKey = Space6751~LT~RBI~BI/RBOGNDVCCOAOBOCODOEOFOG16***147574LS32D52VDDU974LS48N1CLK~1CLK1RST2CLK~2CLK2RSTU16B74LS08DS4GND5453U3U18B73558358VSS7126ABCDABCDEFGH***7283548CKVDD1A1B1C1D2A2B2C2DVCCOAOBOCODOEOFOG16***14U134518BP_5V~LT~RBI~BI/RBOGNDU4U1074LS48N507126ABCDU18C29303***3548~LT~RBI~BI/RBOGND

74LS32D1CLK~1CLK1RSTU17B74LS08D62616074VCCOAOBOCODOEOFOG16***14ABCDEFGHCKU5U1174LS48N07163646566VSS72S1Key = Space71262CLK~2CLK2RSTVDD1A1B1C1D2A2B2C2DABCDV1U144518BP_5V35483kHz 5 V VDD5V~LT~RBI~BI/RBOGNDVCCOAOBOCODOEOFOG16***14ABCDEFGHCK36373839404142U6GNDU1274LS48N

VCC5VVCCJ2J1J3J4X42.5 V 654U1***109A3B3A2B2A1B1A0B0AGTBAEQBALTBOAGTBOAEQBOALTB567791082U2***109A3B3A2B2A1B1A0B0AGTBAEQBALTBOAGTBOAEQBOALTB5673151617U3***109432A3B3A2B2A1B1A0B0AGTBAEQBALTBOAGTBOAEQBOALTB5671202122U4***109A3B3A2B2A1B1A0B0AGTBAEQBALTBOAGTBOAEQBOALTB56726VCC5VVCC3029014***LS85N1112***321974LS85NVDD5VVDD3536373874LS85N***4274LS85N2D2C2B2A1D1C1B1AVDD2RST~2CLK2CLK1RST~1CLK1CLKU54518BP_5V2D2C2B2A1D1C1B1AVDD2RST~2CLK2CLK1RST~1CLK1CLKVSSU64518BP_5V

脉冲电路

555定时器成本低，性能可靠，只需要外接几个电阻、电容，就可以实现多谐振荡器、单稳态触发器及施密特触发器等脉冲产生与变换电路。它也常作为定时器广泛应用于仪器仪表、家用电器、电子测量及自动控制等方面。

它内部包括两个电压比较器，三个等值串联电阻，一个 RS 触发器，一个放电管 T 及功率输出级。它提供两个基准电压VCC /3 和 2VCC /3 555 定时器的功能主要由两个比较器决定。两个比较器的输出电压控制RS 触发器和放电管的状态。在电源与地之间加上电压，当 5 脚悬空时，则电压比较器 C1 的反相输入端的电压为 2VCC /3，C2 的同相输入端的电压为VCC /3。若触发输入端 TR 的电压小于VCC /3，则比较器 C2 的输出为 0，可使 RS 触发器置 1，使输出端 OUT=1。如果阈值输入端 TH 的电压大于

2VCC/3，同时 TR 端的电压大于VCC /3，则 C1 的输出为 0，C2 的输出为 1，可将 RS 触发器置 0，使输出为 0 电平。它的各个引脚功能如下：

1脚：外接电源负端VSS或接地，一般情况下接地。2脚：低触发端 3脚：输出端Vo

VSS4脚：是直接清零端。当此端接低电平，则时基电路不工作，此时不论TR、TH处于何电平，时基电路输出为“0”，该端不用时应接高电平。

5脚：VC为控制电压端。若此端外接电压，则可改变内部两个比较器的基准电压，当该端不用时，应将该端串入一只0.01μF电容接地，以防引入干扰。6脚：TH高触发端。

7脚：放电端。该端与放电管集电极相连，用做定时器时电容的放电。

8脚：外接电源VCC，双极型时基电路VCC的范围是4.5-16V，CMOS型时基电路VCC的范围为3-18V。一般用5V。在1脚接地，5脚未外接电压.上图为555芯片的内部结构 下图为555芯片的引脚图

VCC10R3R12kΩU4555_TIMER_RATEDVCCRSTDIS5VVCC10kΩ50%Key=AOUT12R25.1kΩ13THRTRICON14C110nFGND16C2 100uF-四 调试与安装

在仿真成功后，就想着实物连接肯定也会没问题，一开始数码管的引脚就焊错了，因为我是按照书上数码管的管脚在板子的后面焊的，可是在正面插上数码管时才发现刚好反了，在把整个电路都焊好后，开始运行却发现6个数码管都显示的是零，连计时功能都不能实现。首先想到的是作为秒计时的CD4518是不是出问题了，就测了各个管脚的连线是否正常，有没有虚焊，电压是否接上，测完发现都是好的，就想555脉冲是否正常，发现也是好的。就想是不是进位的芯片有影响了，就把与门的连线断了，可是也不能运行，经过一天的测与修，就是不能运行，很是郁闷。没办法之下就把闹钟部分的85芯片与4518芯片的连线断开，又把或门的连线也断开，先实现秒计时部分，再一步一步往上加，把秒计时连上线后发现只是0至9不能进位，就又把4518芯片的功能又看了一遍，在仿真中一个管脚是悬空的，代表了低电平，可是在实际中是要接低电平的。完成60的秒部分后就把或门与与门的连线上，发现计时部分都好了，就又把闹钟部分的线连上了，在仿真中拨码开关的一端连的是高电平，在实际中却要接低电平。CMOS管脚不能悬空要接低电平或高电平，否则的话当你的手靠近芯片的时候他会不工作或者出现跳变。Z在校时方面，分的校时才用秒的进位，比较稳定，时的校时，采用高低电平，刚开始的时候有点不稳定，有时会进2位，在开关上幷了电容后就好了。后面又采用了RS触发器。五 心得体会

经过这段时间的课程设计，学到了很多在课堂上学习不到的东西，经过实践后加深了对课本知识的理解，同时也学会了一种学习的态度

这次课程设计也再次让我们看到了理论与实际的差别和联系，理论知识为我们提供了一个框架，在在实际的操作与运行中，你要能随机应变不能死搬书上的那一套，也让我们了解到仿真与实际的差别，理想很丰满现实很骨感，尽管开始的时候你可能想的很多，想的很好，想的也很简单，但在实践的过程中你会碰到各种问题，也学到了如果你连书本上的知识都不能掌握，就谈不上实践了。理论知识固然很重要，然而我们要在实际的过程中发现问题并解决问题，在实践中提高自己的动手能力和解决问题的能力。

在这次实践中我也学到了怎样检查问题，在你焊接的时候最好把模块分清楚，一个模块一个模块的焊，出了问题一个模块一个模块的逐级检查，也学到了做事要严谨，认真，如果你不仔细就有可能会虚焊，或者接错线，并学会了独立思考，独立解决问题的能力，在一周的废寝忘食的课程设计过程中我收获了很多，犹记得当我调试成功的那种喜悦，因为这是自己亲手设计与实践后的结晶。尽管你可能一个人能做出来东西，可是如果你在一个团队里的话会大大提高你的效率，因为当你的伙伴发现错误时，你就能及时避免再次发生错误，也让我们知道了。团队合作的重要性。

第四篇：数字钟

电子技术课程设计

__24_小时__数字钟

学院：电子信息工程学院

任课老师：张学成

课程设计：数字钟

学号：25号

班级：095

姓名：黄伟

目 录

一、课程设计的设计任务和基本要求„„„„„„1

二、总体框图 „„„„„„„„„„„„„„„1

三、选用器件及部分器件使用说明 „„„„„„6

四、功能模块 „„„„„„„„„„„„„„„14

五、总体设计电路图„„„„„„„„„„„„„17

六、课程设计的心得体会„„„„„„„„„„„19

七、参考文献„„„„„„„„„„„„„„„„20

数字钟

数字钟是用数字集成电路构成的、用数码显示的一种现代计时器，与传统机械表相比，它具有走时准确、显示直观、无机械传动装置等特点。因而广泛应用于车站、码头、机场、商店等公共场所。在控制系统中，也常用来作定时控制的时钟源。

一、课程设计的设计任务与基本要求

用中小规模集成电路设计并制作一台能显示时、分、秒的数字钟。（1）由信号发生器器产生时钟信号。（2）小时计数器用24进制计数器。

（3）可以用手动校正时间，能分别进行时、分的校正。（4）采用LED显示时、分、秒。（5）要求电路主要采用中规模集成电路。(6)要求电源电压+5伏— +10伏。

二、总体框图

(一)各个模块及功能

数字式计时器一般都由振荡器、分频器、计数器、译码器、显示器等几部分组成。其中振荡器和分频器组成标准秒信号发生器，由不同进制的计数器、译码器组成计时系统。秒信号送入计数器进行计数，把累计的结果以“时”、“分”、“秒”的数字显示出来。“时”显示由二十四进制计数器、译码器、显示器构成，“分”、“秒”显示分别由六十进制计数器、译码器、显示器构成。其原理图如图6.1.1所示。

1.振荡器 振荡器是数字钟的核心。振荡器的稳定度及频率的准确度决定了数字钟计时的准确程度，通常选用晶振构成振荡器电路。一般来说，振荡器的频率越高，计时精度越高，如果精度要求不高也可以采用集成逻辑门与RC组成的时钟源振荡器或由集成定时器555与RC组成的多谐振荡器。这里选用多谐振荡器，设振荡频率f=1kKz。

图6.1.1 数字钟原理框图

2．分频器 分频器的功能是产生标准脉冲信号，因为74LS90是二—五—十进制计数器，所以选用1片就可以完成上述功能，即3片级连则可获得所需要的频率信号：第1片的Q0端输出频率为1Hz标准秒脉冲信号。如果振荡频率为100kHz时，就需要5片74LS90进行级联。

3．时间计数器 由总系统框图可知，数字时钟需要两个六十进制计数器分别用作“分”和“秒”的计数，还需要一个二十四进制计数器作“小时”的计数。计数器可以采用前面的中规模集成计数器74LS160。

4．校时电路 在计数开始或计时出现误差时，必须和标准时间校准，这一功能同校时电路完成。校时的方法是给被校的计时电路引入一个超出常规计时许多倍的快速脉冲信号，从而使计时电路快速到达到标准时间。将“秒”信号分别引到“分”和“时”的脉冲输入端以便快速校准“分”

5.译码器、驱动及显示电路 从数字钟计数器输出的信号为8421BCD代码，需要经译码变成七段字形代码，用七段数码管显示出来。七段数码管分共阴，共阳两种，这里选用共阴数码管BS201，相应的译码器采用CT74248。由于采用静态方式显示，每个数码管必须有一个相应的译码器将8421BCD代码译成七段字形代码。

(二)方案设计及选择

方案一：由集成逻辑门与RC组成的时钟源振荡器或由集成电路定时器555与RC组成的多谐振荡器作为时间标准信号源。如图（1）所示。

图（1）

方案二：振荡器是数字钟的核心。振荡器的稳定度及频率的精确度决定了数字钟计时的准确程度,通常选用石英晶体构成的振荡器电路。石英晶体振荡器的作用是产生时间标准信号。因此,一般采用石英晶体振荡器经过分频得到这一时间脉冲信号。

图（2）

如图(2)所示为电子手表集成电路中的晶体振荡器电路,常取晶振频率为32768Hz,因其内部有15级2分频集成电路,所以输出端正好可得到1Hz的标准脉冲。

信号发生器是数字钟的核心。它的稳定度及频率的精确度决定了数字钟计时的准确程度，在本实验中我选用555振荡器产生脉冲经过整形、分步获得1Hz的脉冲。一般来说，振荡器的频率越高，计时精度就越高。

三、选用器件及部分器件的使用说明

74LS90 1片，74LS160 6片，74LS00 19片，74LS08 2片。74LS04 4片

74LS90逻辑框图

74LS90逻辑符号

74LS90逻辑功能:74LS90是异步二-五-十进制加法计数器，它即可以做二进制加法计数器，有可以做五进制和十进制加法计数器。

通过不同的连接方式，可以实现四种不同的逻辑功能；还可以借助R0(1)、R0(2)对计数器清零，借助S9(1)、S9(2)将计数器置9，其功能如下；

(1)计数脉冲从CP1输入，QA作为输出端，为二进制计数器。

(2)计数脉冲从CP2输入，QD、QC、QB输出端，为异步五进制加法计数器。(3)若将CP2和QA相连，计数脉冲由CP1输入，QD、QC、QB、QA作为输出端。则构成异步8421码十进制加法计数器。(4)若将CP1和QD相连，计数脉冲由CP2输入，QD、QC、QB、QA作为输出端，则构成异步5421码十进制加法计数器。

(5)清零、置9功能

a)异步清零

当R0(1)、R0(2)均为“1”；S9(1)、S9(2)中有“0”时，实现异步清零功能，即QDQCQBQA＝0000。b)置9功能

当S9(1)、S9(2)均为“1”；R0(1)、R0(2)中有“0”时，实现置9功能，即QDQCQBQA＝1001

74LS90逻辑功能表

74LS90内部原理图

74LS02逻辑框图(异或逻辑框图)

74LS02逻辑符号

74LS02内部原理图

74LS02逻辑功能表

异或逻辑功能如下:当A、B不同时,输出Y为1；而A、B相同时，输出Y为0。2输入端四或非门

74LS00逻辑框图(与非逻辑框图)

74LS00逻辑符号

74LS00内部原理图

74LS00逻辑功能表(与非逻辑功能表)

与非门逻辑功能:将A、B先进行与运算,然后将结果求反,最后得到的A、B的与非运算结果.因此,可以把与非运算看作是与运算和非运算的组合.2输入端四与非门

74LS08逻辑框图(与门逻辑框图)

74LS08逻辑符号

74LS08内部原理图

74LS08逻辑功能表(与门逻辑功能表)

与门逻辑功能：只有决定事物结果的全部条件同时具备时，结果才发生。2输入端四与门

74LS04逻辑框图(非门逻辑框图)

74LS04逻辑符号

74LS04内部原理图

74LS04逻辑功能表(非门逻辑功能表)

非门逻辑功能：只要条件具备了，结果便不会发生；而条件不具备时，结果一定发生。

四、功能模块

1．每个模功能块要分别打印出电路图，并详细说明每一模块的逻辑功能，每一器件的逻辑功能，器件之间的连接关系

（一）振荡器 振荡器是数字钟的核心。振荡器的稳定度及频率的准确度决定了数字钟计时的准确程度，通常选用晶振构成振荡器电路。一般来说，振荡器的频率越高，计时精度越高，如果精度要求不高也可以采用集成逻辑门与RC组成的时钟源振荡器或由集成定时器555与RC组成的多谐振荡器。这里选用石英晶体振荡器，设振荡频率f=1kKz。电路图如下

（二）分频器 分频器的功能是产生标准脉冲信号，因为74LS90是二—五—十进制计数器，第1片的Q3端输出为1Hz。如果振荡频率为100kHz时，就需要5片74LS90进行级联。电路图如下图所示

（三）时间计数器 由总系统框图可知，数字时钟需要两个六十进制计数器分别用作“分”和“秒”的计数，还需要一个二十四进制计数器作“小时”的计数。计数器可以采用前面的中规模集成计数器74LS160。电路图如下所示

（四）校时电路 在计数开始或计时出现误差时，必须和标准时间校准，这一功能同校时电路完成。校时的方法是给被校的计时电路引入一个超出常规计时许2倍的快速脉冲信号，从而使计时电路快速到达到标准时间。将震荡信号分别引到“分”和“时”的脉冲输入端以便快速校准“分”。电路图如下所示

三． 总体设计电路图

1.数字式计时器一般都由振荡器、分频器、计数器、译码器、显示器等几部分组成。其中振荡器和分频器组成标准秒信号发生器，由不同进制的计数器、译码器组成计时系统。秒信号送入计数器进行计数，把累计的结果以“时”、“分”、“秒”的数字显示出来。“时”显示由二十四进制计数器、译码器、显示器构成，“分”、“秒”显示分别由六十进制计数器、译码器、显示器构成。

555振荡器发生脉冲信号,经过分频器最后输出1Hz信号，把分频器的Q3接到计数器的INA处,使分频器与计数器相连。然后计数器与显示器相连，秒、分、时分别对应着。另外还有校正部分，图见校时电路的电路图。左边的开关是时校正，中间的开关是分校正，可以手动校正。

实验结果:实验箱上的数字钟正常运行,已经成功达到了设计的要求和目的。第一次连线没有显示出结果，原因是接线处有一处导线接触不良，经过检查，成功的排除了故障。当再一次打开数字实验箱开关后，还是跟第一次一样，只显示50秒，然后秒的数字就再运行。经过又一次检查，发现是秒显示器的74LS90器件接触不良，用手按住后，数字钟正常运行，秒到六十向分进一，分到六十向时进一，时到二十四时，自动回到零。自此，实验全部完成。

六．课程设计的心得体会

课程设计是培养学生综合运用所学知识,发现,提出,分析和解决实际问题,锻炼实践能力的重要环节,是对学生实际工作能力的具体训练和考察过程。随着科学技术发展的日新月异，电子技术在生活中可以说是无处不在。因此做为二十一世纪的大学生来说掌握电子技术是非常之重要。回顾此次课程设计，至今我仍感慨颇多，的确，从选题到定稿，从理论到实践，在整整两周的日子里，可以说是苦多于甜，但是可以学到很多很多东西，同时不仅可以巩固了以前所学过的知识，而且学到了很多在书本上无法学到的知识。通过这次课程设计使我懂得了理论与实际相结合的重要性，只有理论知识是远远不够的。只有理论与实际相结合才能提高自己的实际动手能力和独立思考的能力。在设计中遇到的问题有很多，这毕竟是第一次，难免会遇到各种各样的问题。在这次设计中我发现我所学的知识这远远不够，在今后的学习中我要更加努力奋斗！

这次课程设计终于顺利完成了，在设计中遇到了很多问题，最后在百度的帮助下都一一解决。在此我十分感谢百度对我的帮助和支持。

第五篇：数字钟

数字钟电子技术课程设计报告

数字电子技术课程设计报告 题 目: 数字钟的设计与制作

学 年 学 期:

专 业 班 级: 学 号:

姓 名:

指导教师及职称:讲师 时 间: 地点： 设计目的

熟悉集成电路的引脚安排.掌握各芯片的逻辑功能及使用方法.了解面包板结构及其接线方法.了解数字钟的组成及工作原理.熟悉数字钟的设计与制作.设计要求 1.设计指标

时间以12小时为一个周期;显示时,分,秒;有校时功能,可以分别对时及分进行单独校时,使其校正到标准时间;为了保证计时的稳定及准确须由晶体振荡器提供表针时间基准信号.2.设计要求

画出电路原理图(或仿真电路图);元器件及参数选择;电路仿真与调试;.3.制作要求 自行装配和调试,并能发现问题和解决问题.4.编写设计报告 写出设计与制作的全过程,附上有关资料和图纸,有心得体会.设计原件

设计原理

数字电子钟由秒信号发生器、“时、分、秒”计数器、译码器及显示器、校时电路等组成。秒信号产生器是由石英晶体振荡器分频后得到的。秒计数器到60后，对分计数器送入一个脉冲，进行分计数，分计数器到60后，对时计数器送入一个脉冲，进行时计数，时计数器是12进制计数器，实现对一天12小时计数。数字电子钟的显示由计数器、译码器经数码管实现。首先构成一个CB555定时器产生震荡周期为一秒的标准秒脉冲，由74LS161采用同步预置数法分别组成六十进制的秒记数器、六十进制分记数器、十2进制时记数器，使用74LS48为驱动器。（1）秒信号发生器

秒信号由555定时器组成的多谐振荡电路来产生，振荡频率可通过调解R或C的值来改变。当R=47K,C=10uF。由公式得当Rw=47K时输出端输出震荡频率为1Hz。周期是1秒，即可作为秒的脉冲输入标准秒脉冲。555定时器组成的多谐振荡电路如下：

图2 555定时器组成的多谐振荡电路

（2）计数电路

60进制计数器有2片74LS161和74LS00连接而成。可以用于置数法和清零法的反馈。

利用74LS161和74LS00即可以组成60进制计数器作为分和秒计数器，（3）译码显示电路

译码显示器电路由译码器74LS48和数码管组成 三． 制作调试

在制作电路过程中，连接两点的电线布线要整齐，这样容易查找错误。】.在第一次调试秒部分时，我们发现数码管没显示，经过检查发现是芯片的电源没有接。芯片接上电源和接地后，数码管正常工作。开始没有注意到555芯片与其他芯片引脚的不同，使得一直没有脉冲出现。四．总结

通过这次对数字钟的设计与制作，我了解了设计电路的程序，也了解了关于数字钟的原理与设计理念。在设计过程中,我更进一步地熟悉了数电课上学过各种芯片的结构、工作原理和其具体的使用方法。在连接六十进制的进位及二十四进制中,我对74LS161置数法和清零法有了更深的了解。在连接二十四进制、六十进制的进位要求熟悉逻辑电路及其芯片各引脚的功能，这样在电路出错时便能准确地找出错误所在并及时纠正。在调试电路的过程中出错的主要原因都是接线和芯片的接触不良以及接线的错误，所以接线的时候一定要细心,不要接错。

在设计电路中,往往是先仿真后连接实物图,但有时候仿真和电路连接并不是完全一致的

此次的数字钟设计重在于仿真和接线,虽然能把电路图接出来,并能正常显示,但对于电路本身的原理并不是十分熟悉.总的来说,通过这次的设计实验更进一步地增强了实验的动手能力.