第一篇：EDA课程设计八位乘法器
EDA课程设计报告
实验名称：八位乘法器 实验地点：@@@@ 班级：@@@@@ 学号：@@@@@ 姓名：@@@@
目录
一.引言
1.1 EDA技术的概念•• 1.2 EDA技术的特点•• 1.3 EDA设计流程•• 1.4 VHDL介绍••
二． 八位乘法器的设计要求与设计思路••2.1 设计目的••
2.2 设计要求••
三． 八位乘法器的综合设计••
3.1 八位乘法器功能••
3.2 八位乘法器设计方案••
3.3 八位乘法器实体设计••
3.4 八位乘法器VHDL设计••
3.5八位乘法器仿真图形•• 心得体会•• 参考文献••
一、引言
1.1 EDA技术的概念
EDA是电子设计自动化（Electronic Design Automation）的缩写，在20世纪90年代初从计算机辅助设计（CAD）、计算机辅助制造（CAM）、计算机辅助测试（CAT）和计算机辅助工程（CAE）的概念发展而来的。EDA技术就是以计算机为工具，设计者在EDA软件平台上，用硬件描述语言HDL完成设计文件，然后由计算机自动地完成逻辑编译、化简、分割、综合、优化、布局、布线和仿真，直至对于特定目标芯片的适配编译、逻辑映射和编程下载等工作。
1.2 EDA技术的特点
利用EDA技术进行电子系统的设计，具有以下几个特点：① 用软件的方式设计硬件；② 用软件方式设计的系统到硬件系统的转换是由有关的开发软件自动完成的；③ 设计过程中可用有关软件进行各种仿真；④ 系统可现场编程，在线升级；⑤ 整个系统可集成在一个芯片上，体积小、功耗低、可靠性高。因此，EDA技术是现代电子设计的发展趋势。1.3 EDA设计流程 典型的EDA设计流程如下:
1、文本/原理图编辑与修改。首先利用EDA工具的文本或图形编辑器将设计者的设计意图用文本或图形方式表达出来。
2、编译。完成设计描述后即可通过编译器进行排错编译，变成特定的文本格式，为下一步的综合做准备。
3、综合。将软件设计与硬件的可实现性挂钩，是将软件转化为硬件电路的关键步骤。
4、行为仿真和功能仿真。利用产生的网表文件进行功能仿真，以便了解设计描述与设计意图的一致性。
5、适配。利用FPGA/CPLD布局布线适配器将综合后的网表文件针对某
一具体的目标器件进行逻辑映射操作，其中包括底层器件配臵、逻辑分割、逻辑优化、布局布线。适配报告指明了芯片内资源的分配与利用、引脚锁定、设计的布尔方程描述情况。
6、功能仿真和时序仿真。
7、下载。如果以上的所有过程都没有发现问题，就可以将适配器产生的下载文件通过FPGA/CPLD下载电缆载入目标芯片中。
8、硬件仿真与测试。1.4硬件描述语言（VHDL）
VHDL(Very-High-Speed Integrated Circuit Hardware Description Language)主要用于描述数字系统的结构，行为，功能和接口。除了含有许多具有硬件特征的语句外，VHDL的语言形式和描述风格与句法是十分类似于一般的计算机高级语言。VHDL的程序结构特点是将一项工程设计，或称设计实体（可以是一个元件，一个电路模块或一个系统）分成外部（或称可是部分,及端口)和内部（或称不可视部分），既涉及实体的内部功能和算法完成部分。在对一个设计实体定义了外部界面后，一旦其内部开发完成后，其他的设计就可以直接调用这个实体。这种将设计实体分成内外部分的概念是VHDL系统设计的基本。
1.用VHDL代码而不是用原理图进行设计，意味着整个电路板的模型及性能可用计算机模拟进行验证。
2.VHDL元件的设计与工艺无关，与工艺独立，方便工艺转换。3.VHDL支持各种设计方法，自顶向下、自底向上或者混合的都可以。4.可以进行从系统级到逻辑级的描述，即混合描述。
5.VHDL区别于其他的HDL，已形成标准，其代码在不同的系统中可交换建模。二、八位乘法器的设计要求与设计思路
2.1 设计目的
本次设计的目的就是通过实践深入理解EDA技术并掌握VHDL硬件描述语言的设计方法和思想。通过学习的VHDL语言结合电子电路的设计知识理论联系实际，掌握所学的课程知识和基本单元电路的综合设计应用。通过对八位乘法器的设计，巩固和综合运用所学知识，提高设计能力，提高分析、解决
计算机技术实际问题的独立工作能力。2.2 设计要求。
设计一个乘法器的模块，接受实验系统上的连续脉冲，当给定启动/清零指令时，能自动发出CLK信号驱动乘法预算，当8个脉冲后自动停止。设计一个纯组合电路的8*8等于16位的乘法器（选择不同的流水线方式），具体说明并比较这几种乘法器的逻辑资源占用情况和运行速度情况。通过独立的设计，能够完整的完成老师分配的课程设计任务。通过对电梯控制系统的设计，掌握所学EDA课程的基本知识和对VHDL语言的综合设计应用。通过课程设计，提高设计能力，提高分析解决实际问题的能力，并在设计中了解硬件编程的流程和思路，为以后工作和发挥技术打下基础。三、八位乘法器的综合设计
3.1 八位乘法器功能
由8位加法器构成的以时序逻辑方式设计的8位乘法器，此乘法器具有一定的实用价值。其乘法原理是：乘法通过逐项位移相加原理来实现，从被乘数的最低位开始，若为1，则乘数左移后与上一次和相加；若为0，左移后以全零相加，直至被乘数的最高位。图中，ARICTL是乘法运算控制电路，它的START（可锁定于引脚I/O 49）信号的上跳沿与高电平有两个功能，即16位寄存器清零和被乘数A[7..0]向移位寄存器SREG8B加载：它的低电平则作为乘法使能信号。乘法时钟信号从ARICTL的CLK输入。当被乘数加载于8位右移寄存器SREG8B后，随着每一时钟节拍，最低位在前，由低位至高位逐位移出。当为1时，与门ANDARITH打开，8为乘数B[7..0]在同一节拍进入8位加法器，与上一次锁存在16位锁存器REG16B中的高8位进行相加，其和在下一时钟节拍的上升沿被锁进此锁存器。而当被乘数移出位为0时，与门全零输出。如此往复，直至8个时钟脉冲后，由ARICTL的控制，乘法运算过程自动中止。ARIEND输出高电平，以此可点亮一发光管，以示乘法结束。此时REG16B的输出值即为最后乘积。
3.2 八位乘法器设计方案
方案一：八位直接宽位加法器，它的速度较快，但十分耗费硬件资源，对于工业化设计是不合理的。
方案二：由两个四位加法器组合八位加法器，其中四位加法器是四位二进制并行加法器，它的原理简单，资源利用率和进位速度等方面较好，综合各方面的考虑，决定采用第二种方案。
3.3 八位加法器设计思路
纯组合逻辑构成的乘法器虽然工作速度较快，但过于占用硬件资源，难以实现宽位乘法器，由八位加法器构成的以时序逻辑方式设计的八位乘法器，具有一定的使用价值。而且由FPGA构成实验系统后，可以很容易的用ASIC大型集成芯片来完成，性价比高，可操作性强。其乘法原理是：乘法通过逐项移位相加原理来完成，从被乘数的最低位开始，若为1，则乘数左移后于上一次的和相加；若为0左移后以全零相加，直至被乘数的最高位。3．5八位乘法器各功能模块VHDL描述
1．library ieee;--四位二进制并行加法器 use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity add4b is port(cin:in std_logic;a,b:in std_logic_vector(3 downto 0);s:out std_logic_vector(3 downto 0);cout:out std_logic);end;architecture one of add4b is signal sint,aa,bb:std_logic_vector(4 downto 0);begin aa<='0' & a;bb<='0' & b;sint<=aa+bb+cin;5
s<=sint(3 downto 0);cout<=sint(4);end;2．library ieee--由两个四位二进制并行加法器级联而成的八位二进制加法器;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity adder8b is port(cin:in std_logic;a,b:in std_logic_vector(7 downto 0);s:out std_logic_vector(7 downto 0);cout:out std_logic);end;architecture one of adder8b is component add4b--对要调用的元件add4b的端口进行说明
port(cin:in std_logic;a,b:in std_logic_vector(3 downto 0);s:out std_logic_vector(3 downto 0);cout:out std_logic);end component;signal carryout: std_logic;begin u1:add4b port map(cin,a(3 downto 0),b(3 downto 0),s(3 downto 0),carryout);u2:add4b port map(carryout,a(7 downto 4),b(7 downto 4),s(7 downto 4),cout);end;3．library ieee--一位乘法器;6
use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity andarith is port(abin:in std_logic;din:in std_logic_vector(7 downto 0);dout:out std_logic_vector(7 downto 0));end;architecture one of andarith is begin process(abin,din)begin for i in 0 to 7 loop dout(i)<=din(i)and abin;end loop;end process;end;4．library ieee;--乘法运算控制器 use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity arictl is port(clk,start:in std_logic;clkout,rstall,ariend:out std_logic);end;architecture one of arictl is signal cnt4b:std_logic_vector(3 downto 0);begin rstall<=start;process(clk,start)begin
if start='1' then cnt4b<=“0000”;elsif clk'event and clk='1' then if cnt4b<8 then--小于8则计数，等于8则表明乘法运算已经结束
cnt4b<=cnt4b+1;end if;end if;end process;process(clk,cnt4b,start)begin if start='0' then if cnt4b<8 then clkout<=clk;ariend<='0';else clkout<='0';ariend<='1';end if;else clkout<=clk;ariend<='0';end if;end process;end;5．library ieee;--16位锁存器 use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity reg16b is port(clk,clr:in std_logic;d:in std_logic_vector(8 downto 0);q:out std_logic_vector(15 downto 0));end;architecture one of reg16b is signal r16s:std_logic_vector(15 downto 0);
begin process(clk,clr)begin if clr='1' then r16s<=“***0”;elsif clk'event and clk='1' then r16s(6 downto 0)<=r16s(7 downto 1);r16s(15 downto 7)<=d;end if;end process;q<=r16s;end;6．library ieee;--8位右移寄存器 use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity sreg8b is port(clk,load:in std_logic;din:in std_logic_vector(7 downto 0);qb:out std_logic);end;architecture one of sreg8b is signal reg8:std_logic_vector(7 downto 0);begin process(clk,load)begin if clk'event and clk='1' then if load='1' then reg8<=din;else reg8(6 downto 0)<=reg8(7 downto 1);end if;end if;
end process;qb<=reg8(0);end;7．library ieee;--8位乘法器顶层设计 use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity mult8x8 is port(clk:in std_logic;start:in std_logic;a,b:in std_logic_vector(7 downto 0);dout:out std_logic_vector(15 downto 0);ariend:out std_logic);end;architecture struc of mult8x8 is component adder8b is port(cin:in std_logic;a,b:in std_logic_vector(7 downto 0);s:out std_logic_vector(7 downto 0);cout:out std_logic);end component;component andarith is port(abin:in std_logic;din:in std_logic_vector(7 downto 0);dout:out std_logic_vector(7 downto 0));end component;component arictl is port(clk,start:in std_logic;clkout,rstall,ariend:out std_logic);end component;
component reg16b is port(clk,clr:in std_logic;d:in std_logic_vector(8 downto 0);q:out std_logic_vector(15 downto 0));end component;component sreg8b is port(clk,load:in std_logic;din:in std_logic_vector(7 downto 0);qb:out std_logic);end component;signal gndint :std_logic;signal intclk :std_logic;signal rstall :std_logic;signal qb :std_logic;signal andsd :std_logic_vector(7 downto 0);signal dtbin :std_logic_vector(8 downto 0);signal dtbout :std_logic_vector(15 downto 0);begin dout<=dtbout;gndint<='0';u1:arictl port map(clk,start,intclk,rstall,ariend);u2:sreg8b port map(intclk,rstall,b,qb);u3:andarith port map(qb,a,andsd);u4:adder8b port map(gndint,dtbout(15 downto 8),andsd,dtbin(7 downto 0),dtbin(8));u5:reg16b port map(intclk,rstall,dtbin,dtbout);end;3．5八位乘法器仿真图形 输入波形图
输出波形图
时序RTL电路
心得体会
@@@@@这个自己编去吧。。
参考文献
⑴ 王爱英.计算机组成与结构.北京:清华大学出版社,2001.2 ⑵ 黄仁欣.EDA技术实用教程.北京:清华大学出版社,2006 ⑶ 曹昕燕，周凤臣，聂春燕.EDA技术实验与课程设计.北京:清华大学出版社,2006.5 ⑷ 杨亦华,延明.数字电路EDA入门.北京:北京邮电大学出版社,2003 ⑸ 邹彦，庄严，邹宁，王宇鸿《EDA技术与数字系统设计>北京:电子工业出版社,2008 ⑹ 潘松 ,黄继业《EDA技术与VHDL》,北京,清华大学出版社,2006(7)潘松 ,黄继业《EDA技术实用教程》,北京，科学出版社,2006
第二篇：EDA 课程设计
《电子系统设计自动化》课程设计报告
学 院： 机电工程学院
题 目： 数字时钟电路设计 课 程： 《电子系统设计自动化》课程设计 专业班级： 电信10级2 班 学生姓名： 刘星 秦玉杰 王艳艳 学 号： 1004101035 1004101036 1004101038
完成日期：2013年 12 月 27 日
摘要：
EDA（Electronic Design Automation）电子设计自动化，就是以大规模可编程器件为设计载体，以硬件描述语言为系统逻辑描述的主要表达方式，通过相关的软件，自动完成用软件方式设计的电子系统到硬件系统，最终形成集成电子系统或专用集成芯片。本次实习利用QuartusII为设计软件、VHDL为硬件描述语言，结合所学的数字电路的知识设计一个24时多功能数字钟，具有正常时、分、秒计时，动态显示，清零、快速校时校分、整点报时、花样显示等功能。利用硬件描述语言VHDL对设计系统的各个子模块进行逻辑描述，采用模块化的设计思想完成顶层模块的设计，通过软件编译、逻辑化简、逻辑分割、逻辑综合优化、逻辑布线、逻辑仿真，最终将设计的软件系统下载设计实验系统，对设计的系统进行硬件测试。
一、课程设计基本要求和任务
《EDA课程设计》是继《模拟电子技术基础》、《数字电子技术基础》课程后，电信专业学生在电子技术实验技能方面综合性质的实验训练课程，是电子技术基础的一个部分。1.1 目的和任务
（1）通过课程设计使学生能熟练掌握一种EDA软件（QUARTUSII）的使用方法，能熟练进行设计输入、编译、管脚分配、下载等过程，为以后进行工程实际问题的研究打下设计基础。
（2）通过课程设计使学生能利用EDA软件（QUARTUSII）进行至少一 个电子技术综合问题的设计，设计输入可采用图形输入法或VHDL硬件描述语言输入法。（3）通过课程设计使学生初步具有分析、寻找和排除电子电路中常见 故障的能力。
（4）通过课程设计使学生能独立写出严谨的、有理论根据的、实事求是的、文理通顺的字迹端正的课程设计报告。1.2 功能要求：
（1）具有时、分、秒计数显示功能，以24小时循环计时。（2）时钟计数显示时有LED灯的花样显示。（3）具有调节小时、分钟、秒及清零的功能。（4）具有整点报时功能。
1.3 总体方框图：
本系统可以由秒计数器、分钟计数器、小时计数器、整点报时、分的调整以及小时的调整和一个顶层文件构成。采用自顶向下的设计方法，子模块利用VHDL语言设计，顶层文件用原理图的设计方法。显示：小时采用24进制，而分钟均是采用6进制和10进制的组合。1.4 设计原理：
数字钟电路设计要求所设计电路就有以下功能：时、分、秒计时显示，清零，时、分调节，整点报时及花样显示。分、秒计时原理相似，可以采用60进制BCD码计数器进计时；小时采用24进制BCD码进行计时；在设计时采用试验电路箱上的模式7电路，不需要进行译码电路的设计；所设计电路具有驱动扬声器和花样显示的LED灯信号产生。试验箱模式7的电路如图一所示：图一模式七实验电路图
1.5 性能指标及功能设计：
（1）时钟计数：完成时、分、秒的正确计时并且显示所计的数字；对秒、分——60进制计数，即从0到59循环计数，时钟——24进制计数，即从0到23循环计数，并且在数码管上显示数值。
2.2 模块划分自顶向下分解
2.3 模块描述
时钟计时模块完成时、分、秒计数，及清零、调节时和分钟的功能。时、分、秒计数的原理相同，均为BCD码输出的计数器，其中分和秒均为六十进制BCD码计数器，小时为二十四进制BCD码计数器。设计一个具有异步清零和设置输出功能的六十进制BCD码计数器，再设计一个具有异步清零和设置输出功能的二十四进制计数器，然后将它们通过一定的组合构成时钟计时模块。各个输入/输出端口的作用为：
（1）clk为计时时钟信号，reset为异步清零信号；
（2）sethour为小时设置信号，setmin为分钟设置信号；（3）daout[5„0]为小时的BCD码输出, daout[6...0]为秒和分钟的BCD码输出，enmin和enhour为使能输出信号。
（4）在时钟整点的时候产生扬声器驱动信号和花样显示信号。由时钟计时模块中分钟的进行信号进行控制。当contr_en为高电平时，将输入信号clk送到输出端speak用于驱动扬声器，同时在clk的控制下，输出端lamp[2..0]进行循环移位，从而控制LED灯进行花样显示。输出控制模块有扬声器控制器和花样显示控制器两个子模块组成 2.4 顶层电路图
顶层文件是由四个模块组成，分别是时、分、秒计数器和报警的VHDL语言封装而成。经过锁定引脚再重新编译获得如下顶层原理电路图：
三、方案实现
3.1 各模块仿真及描述
（1）秒计数器模块仿真图：将标准秒信号送入”秒计数器”，秒计数器采用60进制计数器，每累计60秒发出一个分脉冲信号，该信号将作为分计数器的时钟脉冲，daout代表秒输出。
（2）分计数器电路仿真图：也采用60进制计数器，每累计60分钟，发出一个时脉冲信号，该信号将被送到时计数器，daout端口代表分钟输出
（3）小时计数器电路仿真图：时计数器采用12进制计时器，可实现对24小时累 计。每累计12小时，发出一个脉冲信号。
引脚配置完成后再进行一次全程编译，无误则可以下载到试验箱上进行硬件测试。硬件验证的方法如下：选择实验模式7；时钟脉冲clk与clock0（1024Hz）信号相连；键8和键5均为低电平，时钟正常计时，数码管1和2显示秒，数码管4和5显示分钟，数码管7和8显示小时；键8为高电平时，时钟清零；键5为高电平时，按下键7和键4进行调时调分操作；当时钟为整点的时候，三个发光二极管进行循环移位操作，同时扬声器发声。
五、心得体会
经过源程序的编辑、逻辑综合、逻辑适配、编程下载成功后，在EDA实验开发系统进行硬件验证时却发现实验结果不正确，扬声器无法发声。经检查，自己设计的管脚文件有错。将管脚锁定文件修改后，重新进行逻辑适配、编程下载成功后，实验结果仍然不正确，百思不得其解。无奈之下，决定重头开始排查每一步的细节，确定各个模块的功能完全实现并且顶层模块功能正确。修改之后，重新进行逻辑适配、编程下载验证，实验结果完全正确。
这次EDA课程设计历时两个星期，在整整两个星期的日子里，不仅巩固了以前所学过的知识，而且学到了很多书本上学不到的知识，同时锻炼了自己的能力，使自己对以后的路有了更加清楚的认识，对未来有了更多的信心。这次课程设计，进一步加深了我对EDA的了解，使我对QuartusII的基本操作有所了解，使我对应用软件的方法设计硬件系统有了更加浓厚的兴趣。通过这次课程设计，我懂得了理论与实际相结合的重要性，只有理论知识是远远不够的，只有把所学的理论知识与实践相结合，从实践中得出结论，才能真正提高自己的实际动手能力和独立思考的能力。在设计的过程中，我遇到许多问题，毕竟是第一次应用VHDL进行硬件电路系统的设计，许多EDA的知识还没有充分的掌握，遇到困难也是在所难免的，同时发现了自己的不足之处：学习知识表面化，没有深入了解它们的原理。总的来说，这次设计的数字时钟电路还是比较成功的，尽管在设计中遇到了很多问题，最后在老师的辛勤指导、同学的帮助和自己不断思考下，终于迎刃而解，有点小小的成就感，觉得平时所学的知识有了实用的价值，达到了理论与实际相结合的目的。最后，对给过我帮助的所有同学和指导老师再次表示忠心的感谢！
参考文献
[1] 崔健明.《电子电工EDA仿真技术》 高等教育出版社 2000年 [2] 卢杰,赖毅.《VHDL与数字电路设计》 科学出版社 2001年 [3] 潘松，黄继业.《EDA技术实用教程》 科学出版社 2002年 [4] 朱运利.《EDA技术应用》 电子工业出版社 2004年 [5] 张明.《VHDL实用教程》 电子科技大学出版社 1999年
[6] 彭介华.《电子技术课程设计与指导》 高等教育出版 1997年
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY minute IS PORT(clk,clk1,reset,sethour:IN STD_LOGIC;enhour:OUT STD_LOGIC;daout:OUT STD_LOGIC_VECTOR(6 DOWNTO 0));END ENTITY minute;ARCHITECTURE fun OF minute IS SIGNAL count :STD_LOGIC_VECTOR(6 DOWNTO 0);SIGNAL enhour_1, enhour_2: STD_LOGIC;--enmin_1为59分时的进位信号 BEGIN--enmin_2由clk调制后的手动调时脉冲信号串 daout<=count;enhour_2<=(sethour and clk1);--sethour为手动调时控制信号，高电平有效 enhour<=(enhour_1 or enhour_2);PROCESS(clk,reset,sethour)BEGIN IF(reset='0')THEN--若reset为0，则异步清零 count<=“0000000”;ELSIF(clk'event and clk='1')THEN--否则，若clk上升沿到 IF(count(3 DOWNTO 0)=“1001”)THEN--若个位计时恰好到“1001”即9 IF(count <16#60#)THEN--又若count小于16#60#，即60 IF(count=“1011001”)THEN--又若已到59D enhour_1<='1';--则置进位为1 count<=“0000000”;--count复0 ELSE count<=count+7;--若count未到59D，则加7，即作“加6校正” END IF;--使前面的16#60#的个位转变为8421BCD的容量 ELSE count<=“0000000”;--count复0（有此句，则对无效状态电路可自启动）END IF;--END IF（count<16#60#）ELSIF(count <16#60#)THEN count<=count+1;--若count<16#60#则count加1 enhour_1<='0' after 100 ns;--没有发生进位 ELSE count<=“0000000”;--否则，若count不小于16#60# count复0 END IF;--END IF（count（3 DOWNTO 0）=“1001”）END IF;--END IF（reset='0'）END process;END fun;
3、时计数器模块的VHDL语言：
LIBRARY IEEE;use IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;
IF(clk'event and clk='1')THEN IF(dain=“0000000”)THEN speak<=count1(1);IF(count1>=“10”)THEN count1<=“00”;--count1为三进制加法计数器 ELSE count1<=count1+1;END IF;END IF;END IF;END PROCESS speaker;lamper:PROCESS(clk)BEGIN IF(rising_edge(clk))THEN IF(count<=“10”)THEN IF(count=“00”)THEN lamp<=“001”;--ELSIF(count=“01”)THEN lamp<=“010”;ELSIF(count=“10”)THEN lamp<=“100”;END IF;count<=count+1;ELSE count<=“00”;END IF;END IF;END PROCESS lamper;END fun;
循环点亮三只灯
第三篇：《EDA课程设计》
《EDA课程设计》
课程设计题目：
基于单片机的温湿度采集系统
姓
名：
xxx
学
班
时
地
号：
xxxx
级：
xxxx
间：
2014.4.21~ 2013.5.5
点：
xxxxx
指 导
老
师：
xxxxx
目录
一、电路原理图..................................................................................2
二、电路PCB图（或实物图）.........................................................2
三、电路效果图..................................................................................3
四、设计总结......................................................................................3 附录（单片机源代码）......................................................................4
一、电路原理图
二、电路PCB图（或实物图）
三、电路效果图
四、设计总结
EDA的实验还是挺有趣的，比较讲究动手能力，当然也不能忽略团体合作。总的来说本次实验还是成功了，虽然每个环节都遇到了困难。在生成原理图的过程中，就曾把导线画成了Placeline而不是Placewire，还有芯片的引脚应该用NET符号而不是用文本符号，所以这些错误都导致我花在原理图上的时间多了点。而在生成PCB电路图的过程中遇到的困难则是自动布线之后，还有电源的几个脚需要手动布线，所以各个元件之间的位置要布置好，以免发生短路。腐蚀的时候，由于腐蚀的时间太长了，有些碳都化开了，导致里面的铜被腐蚀掉了，所以又为我的工作增加了困难。在焊接的时候，要注意元件的正负极，还要检测锡是否都与那些铜连接上了。最终把LED和 DHT11的程序烧进去就行了。
本次实验我还是能多多少少学到点什么的，总的来说还是希望能有多一点这样的实习。
附录（单片机源代码）
//51单片机控制温湿度传感器DHT11
LCD1602上显示当前机最小系统。//LCD 读进去 写出来 #include
//定义无符号整型 #define uchar unsigned char typedef bit BOOL;
//此声明一个布尔型变量即真或假// uchar data_byte,num,i;uchar RH,RL,TH,TL,flag;uchar shuzi[4];unsigned char code num1[11]={0xc0,0xf9,0xa4,0xb0,0x99，0x92,0x82,0xf8,0x80,0x90,0x7f};
sbit dht=P2^4;
//dht11data端接单片机的P2^4口//
//***************
延
时
函
数************************************* void delay(uchar ms)//延时模块//延时1毫秒
{
}
void delay1()
//一个for循环大概需要8个多机器周期
//一个机器周期为1us晶振为12MHz也就是说本函数延时8us{
} uchar i;
while(ms--)
for(i=0;i<110;i++);
uchar i;
for(i=0;i<1;i++);void display(void){ // if(flag==0)// {
P2=0x07;
P0=num1[shuzi[2]];delay(1);// }
// if(flag==1)// {
P2=0x0b;
P0=num1[shuzi[3]];delay(1);// } // if(flag==2)// {
P2=0x0d;
P0=num1[shuzi[0]];delay(1);// } // if(flag==3)// {
P2=0x0e;P0=num1[shuzi[1]];delay(1);// } }
//**************************dht11
测
试
某
块*************************************// void start()//开始信号
{
dht=1;
delay1();
//主机发出8us高电平，开始信号开始发出 dht=0;
delay(25);
// 主机把总线拉低必须大于18ms
DHT11能检测到起始信号
dht=1;
//delay1();
//以下三个延时函数差不多为24usdelay1();delay1();
20-40us
}
uchar receive_byte()
//接收一个字节 8位// {
uchar i,temp;
for(i=0;i<8;i++)//接收8bit的数据
{
while(!dht);
//等待40-50us的低电平开始信号结束
delay1();
//开始信号结束之后延时26us-28us
delay1();delay1();
temp=0;
//时间为26us-28usif(dht==1)
temp=1;
//如果26us-28us
'0'
数据为'1'
while(dht);
//
'0'为26us-28us
'1'为70us
} data_byte<<=1;
//data_byte|=temp;
//接收每一位的数据，相或保存数据
return data_byte;}
void receive()//接收数据// {
uchar T_H,T_L,R_H,R_L,check,num_check,i;start();
//开始信号//调用开始信号子函数
dht=1;
//主机设为输入判断从机DHT11响应信号
if(!dht)
//判断从机是否有低电平响应信号// {
while(!dht);//判断从机发出 40us 的低电平响应信号是否结束//
while(dht);
//判断从机发出 40us 的高电平是否结束 如结束则从机进入发送数据状态，主机进入数据接收状态
数
//两个while语句加起来就是DHT11的响应信号
R_H=receive_byte();//湿度高位
调用接受一个字节的子函
R_L=receive_byte();//湿度低位
T_H=receive_byte();//温度高位
T_L=receive_byte();//温度低位
check=receive_byte();//校验位
//结束信号
dht=0;
//当最后一bit数据接完毕后主机拉低电平50us// for(i=0;i<7;i++)//差不多8us的延时
delay1();
dht=1;
//总线由上拉电阻拉高进入空闲状态
num_check=R_H+R_L+T_H+T_L;
if(num_check==check)//判断读到的四个数据之和是否与校验位相同
{
RH=R_H;
RL=R_L;
TH=T_H;
TL=T_L;
check=num_check;}
shuzi[0]=RH/10;shuzi[1]=RH%10;shuzi[2]=TH/10;shuzi[3]=TH%10;
} }
void main()//主函数模块// { while(1)
//进入死循环
{
receive();
//接收数据
display();
} }
第四篇：EDA课程设计
考试序号：28
自动打铃系统设计说明书
学 生 姓 名：周文江
学
号：14112502521
专 业 班 级：1102
报告提交日期：2013.11.26
湖 南 理 工 学 院 物 电 学 院
目录
一、题目及要求简介……………3 1.设计题目…………………3 2.总体要求简介……………3
二、设计方案说明……………3
三、系统采用器件以及模块说明………3 1.系统框图…………4 2.选择的FPGA芯片及配置………4 3.系统端口和模块说明…………5
四、各部分仿真结果………5
五、调试及总结………6
六、参考文献……7
七、附录………7
一、题目及要求简介
1、设计题目
设计一个多功能自动打铃系统
2、总体要求简介
① 基本计时和显示功能（24小时制显示），包括：
1.24小时制显示 2.动态扫描显示； 3.显示格式：88-88-88 ② 能设置当前时间(含时、分)③ 能实现基本打铃功能，规定：
06:00起床铃，打铃5s
二、设计方案说明
本次设计主要采用Verilog HDL硬件描述性语言、分模块法设计的自动打铃系统。由于这次用的开发板提供的是50M晶振。首先要对时钟进行分频，当计时到2FA_F07F时完成1s分频，通过计时到60s产生分钟进位信号，再通过60分钟产生时钟进位信号。最后通过6个寄存器对时分秒进行锁存最终输出到8个数码管上完成显示。当显示时钟和默认闹钟时钟相等时，驱动打铃模块。通过key_mode,key_turn,key_change查看闹钟，时钟显示，调整时钟。
三、系统采用器件以及模块说明
1.系统框图如下：
：下如图框统系
2.选择的FPGA芯片及配置：本次系统设计采用的FPGA芯片是Alter公司生产的Cyclone II EP2C8Q208C8。该芯片是208个管脚，138个IO，并且具有两个内部PLL，而且内嵌乘法器，8K的逻辑门，资源相当丰富。完成这次自动打铃系统的设计总共消耗250个LE单元，22个IO口，131个寄存器。经过综合后，本系统最高能实现145M的运行速度。通过Quartus II 软件观察到内部的RTL图如下
3.系统端口和模块说明
(1)分频部分
分频器的作用是对50Mhz的系统时钟信号进行分频，得到频率为1hz的信号，即为1S的计时信号。
(2)按键部分
按键key_mode--0为显示计时，1为闹钟显示，2为调整时间。按键key_turn—0为调整小时，1为调整分钟。按键key_change—每按一次加1(3)计时部分
通过sec_L,sec_H,min_L,min_H,hour_L,hour_H 6个寄存器对时分秒进行锁存然后送入数码管显示
(4）闹钟模块
当设定的闹钟时间和数码管上显示的时间相等时驱动闹钟，完成打铃，持续时间5s。
（5）数码管显示模块
显示模块是由8个位选8个段选构成的显示模块，利用人眼的余晖效果完成动态扫描，显示时间。
四、各部分仿真结果
测试文件如下：
module clock_tb;reg sysclk，rst_b;reg key_mode,key_turn,key_change;wire buzzer;
wire [7:0] led_sel,led_data;clock I_clock(.sysclk(sysclk),.rst_b(rst_b),.key_mode(key_mode),.key_change(key_change),.key_turn(key_turn),.buzzer(buzzer),.led_sel(led_sel),.led_data(led_data));initial begin sysclk = 1'b1;rst_b = 1'b0;//复位信号
#30 rst_b = 1'b1;end always #10 sysclk = ~sysclk;//输入的系统时钟，20ns的周期 endmodule
五、调试及总结
本次课程设计总共花费了四天左右的时间，设计了自动打铃系统。通过这次的设计更加熟悉了对EDA技术的了解和认识，在中也发现许多不足的地方。使用了自顶而下的设计方法，使得设计更加的简单和明了。在调试过程中，有些代码的设计不规范性，导致时序相当缓慢，甚至编译综合都会报错。在不断的修改下，发现时序电路和组合逻辑最好分开写，这样便于查错，和修改代码。毕竟Verilog HDL语言不同于C语言，不能以软件的思想来设计，而是要利用电路的思想来编程，这样可以更好的节省资源，使得时序也比较的简单明了。在以后的学习及程序设计当中，我们一定要倍加小心，在程序出现不正常运行的情况下要耐心调试，尽量做到精益求精。
最后通过这次EDA方面的课程设计，提高了我们对EDA领域及通信电路设计领域的认识，有利于培养我们在通信电路EDA方面的设计能力。有利于锻炼我们独立分析问题和解决问题的能力。
六、文献参考
[1].王金明、左自强 编，《EDA技术与Verilog设计》科学出版社
2008.8 [2].杜慧敏、李宥谋、赵全良 编，《基于Verilog的FPGA设计基础》 西安电子科技大学出版社 2006.2 [3].韩彬 编，《从零开始走进FPGA世界》杭州无线电爱好者协会出版社 2011.8.20
七、附录（实物图及源码）
module clock(//Input
sysclk,rst_b,key_mode,key_change,key_turn，//Output
buzzer,led_sel,led_data);
input sysclk,rst_b;//sysclk--global system clock,rst_b--global reset signal input key_mode;//mode choose.0--Timing function.1--Alarm clock function.2--adjust function input key_turn;//choose adjust minute or hour input key_change;//count add 1 output buzzer;//device buzzer output [7:0] led_sel;//led tube bit choose
output [7:0] led_data;//led_tube 8 bit data choose
parameter init_hour = 8'h12;parameter init_min = 8'h59;parameter init_sec = 8'h50;//initial time :12:59:50 parameter init_alarm_hour = 8'h06;parameter init_alarm_min = 8'h30;//initial alarm time : 06:30:0 parameter Count_1s = 28'h2FA_F07F;//count time 1s;
reg [7:0] sec;reg [7:0] min;reg [7:0] hour;reg [3:0] min_L;//minute low 4 bit reg [3:0] min_H;//minute high 4 bit reg [3:0] hour_L;//hour low 4 bit reg [3:0] hour_H;//hour high 4 bit reg [23:0] key_time;//press key away shake reg key_mode_n;//press key_mode next state reg key_change_n;//press key_change next state reg key_turn_n;//press key_turn next state wire key_mode_press;//sure Button press key_mode wire key_turn_press;//sure button press key_turn wire key_change_press;//sure button press key_change
always @(posedge sysclk)key_mode_n <= key_mode;assign key_mode_press =(!key_mode)&&(key_mode_n);always @(posedge sysclk)key_turn_n <= key_turn;assign key_turn_press =(!key_turn)&&(key_turn_n);always @(posedge sysclk)key_change_n <= key_change;assign key_change_press =(!key_change)&&(key_change_n);
always @(posedge sysclk or negedge rst_b)begin if(!rst_b)key_time <= 24'h0;else if(key_time!= 24'h0)
key_time <= key_time + 24'h1;else if((key_time == 24'h0)&&(key_mode_press || key_change_press || key_turn_press))key_time <= key_time + 24'h1;
end
reg [1:0] mode_num;//key mode..0--Timing function.1--Alarm clock function.2--adjust function always @(posedge sysclk or negedge rst_b)begin if(!rst_b)mode_num <= 2'b00;else if(mode_num == 2'h3)mode_num <= 2'h0;else if(key_mode_press &&(key_time == 24'h0))
mode_num <= mode_num + 2'h1;end
always @(*)begin if(mode_num == 2'h1)begin
min = init_alarm_min;hour = init_alarm_hour;end else begin
min = {min_H,min_L};hour = {hour_H,hour_L};end end
reg fm;//choose turn hour or minute always @(posedge sysclk or negedge rst_b)begin if(!rst_b)fm <= 1'b0;else if(key_turn_press &&(mode_num == 2'h2)&&(key_time == 24'h0))
fm <= ~fm;end
reg [27:0] time_cnt;///count time reg [27:0] time_cnt_n;//count time next state always @(posedge sysclk or negedge rst_b)begin if(!rst_b)time_cnt <= 28'h0;else time_cnt <= time_cnt_n;end
always @(*)begin if(time_cnt == Count_1s)time_cnt_n <= 28'h0;else if(mode_num!= 2'h0)time_cnt_n <= time_cnt;else time_cnt_n <= time_cnt + 28'h1;end
reg [3:0] sec_L;//second low 4 bit reg [3:0] sec_H;//second high 4 bit wire sec_cb;//second carry bit signal assign sec_cb =(sec_L == 4'h9)&&(sec_H == 4'h5);always @(posedge sysclk or negedge rst_b)begin if(!rst_b)begin
sec_L <= init_sec[3:0];sec_H <= init_sec[7:4];end else if((sec_L == 4'h9)&&(sec_H!= 4'h5)&&(time_cnt == Count_1s))begin
sec_L <= 4'h0;sec_H <= sec_H + 4'h1;end else if(sec_cb &&(time_cnt == Count_1s))begin
sec_L <= 4'h0;sec_H <= 4'h0;end else if(time_cnt == Count_1s)
sec_L <= sec_L + 4'h1;end
wire min_cb;//minute carry bit signal assign min_cb =(min_L == 4'h9)&&(min_H == 4'h5);always @(posedge sysclk or negedge rst_b)begin if(!rst_b)begin
min_L <= init_min[3:0];min_H <= init_min[7:4];end else if((sec_cb)&&(min_L!=4'h9)&&(time_cnt == Count_1s))
min_L <= min_L + 4'h1;else if((sec_cb)&&(min_L == 4'h9)&&(min_H!= 4'h5)&&(time_cnt == Count_1s))begin
min_L <= 4'h0;min_H <= min_H + 4'h1;end else if((sec_cb)&&(min_cb)&&(time_cnt == Count_1s))begin
min_L <= 4'h0;min_H <= 4'h0;end else if((fm)&&(mode_num == 2'h2)&&(key_change_press)&&(key_time == 24'h0)&&(min_L!= 4'h9))
min_L = min_L + 4'h1;else if((fm)&&(mode_num == 2'h2)&&(key_change_press)&&(key_time ==
24'h0)&&(min_L == 4'h9)&&(min_H!=4'h5))begin
min_L = 4'h0;min_H = min_H + 4'h1;end else if((fm)&&(mode_num == 2'h2)&&(key_change_press)&&(key_time == 24'h0)&&(min_L == 4'h9)&&(min_H ==4'h5))begin
min_L = 4'h0;min_H = 4'h0;end end
always @(posedge sysclk or negedge rst_b)begin if(!rst_b)begin
hour_L <= init_hour[3:0];hour_H <= init_hour[7:4];end else if((sec_cb)&&(min_cb)&&(hour_L!= 4'h9)&&(hour_H!= 4'h2)&&(time_cnt == Count_1s))
hour_L <= hour_L + 4'h1;else if((sec_cb)&&(min_cb)&&(hour_L!= 4'h3)&&(hour_H == 4'h2)&&(time_cnt == Count_1s))
hour_L <= hour_L + 4'h1;else if((sec_cb)&&(min_cb)&&(hour_L == 4'h9)&&(hour_H!= 4'h2)&&(time_cnt == Count_1s))begin
hour_L <= 4'h0;hour_H <= hour_H + 4'h1;end else if((sec_cb)&&(min_cb)&&(hour_L == 4'h3)&&(hour_H == 4'h2)&&(time_cnt == Count_1s))begin
hour_L <= 4'h0;hour_H <= 4'h0;end else if((!fm)&&(mode_num == 2'h2)&&(key_change_press)&&(key_time == 24'h0)&&(hour_L!= 4'h9)&&(hour_H!=4'h2))
hour_L <= hour_L + 4'h1;else if((!fm)&&(mode_num == 2'h2)&&(key_change_press)&&(key_time == 24'h0)&&(hour_L!= 4'h3)&&(hour_H ==4'h2))
hour_L <= hour_L + 4'h1;else if((!fm)&&(mode_num == 2'h2)&&(key_change_press)&&(key_time == 24'h0)&&(hour_L == 4'h9)&&(hour_H!=4'h2))begin
hour_L <= 4'h0;hour_H <= hour_H + 4'h1;end else if((!fm)&&(mode_num == 2'h2)&&(key_change_press)&&(key_time ==
24'h0)&&(hour_L == 4'h3)&&(hour_H ==4'h2))begin
hour_L <= 4'h0;hour_H <= 4'h0;end end
wire buzzer_en;assign buzzer_en =(init_alarm_min == {min_H,min_L})&&(init_alarm_hour == {hour_H,hour_L});
led_tube I_led_tube(.sysclk(sysclk),.rst_b(rst_b),.scan_time(24'h1F090),.data0({1'h1,sec_L}),.data1({1'h1,sec_H}),.data2({1'h1,4'hA}),.data3({1'h1,min[3:0]}),.data4({1'h1,min[7:4]}),.data5({1'h1,4'hA}),.data6({1'h1,hour[3:0]}),.data7({1'h1,hour[7:4]}),.led_data(led_data),.led_sel(led_sel));buzzer I_buzzer(.sysclk(sysclk),.rst_b(rst_b),.buzzer_en(buzzer_en),.buzzer(buzzer));endmodule
第五篇：EDA课程设计论文
目录
一、摘要
二、概述
2.1目的与要求 2.2实验仪器与设备 2.3实验注意事项 2.4设计环境
三、实验内容
四、4位加法器设计实现过程
4.1元件选择
4.2编辑半加器的原理图 4.3编译设计图形文件 4.4生成元件符号 4.5功能仿真设计文件 ① 建立波形文件 ② 输入信号节点
③ 设置波形参量
④ 设定仿真时间宽度 ⑤ 加入输入信号 ⑥ 波形文件存盘 ⑦ 进行仿真
4.6 1位全加器的实现过程 4.7 四位加法器实现过程
五、收获与心得体会
一、摘要
随着电子技术和计算机技术的飞速发展，电子线路的设计工作也日益显得重要。经过人工设计、制作实验板、调试再修改的多次循环才定型的传统产品设计方法必然被计算机辅助设计所取代，因为这种费时费力又费资源的设计调试方法既增加了产品开发的成本，又受到实验工作场地及仪器设备的限制。
20世纪90年代，国际上电子和计算机技术较先进的国家，一直在积极探索新的电子电路设计方法，并在设计方法、工具等方面进行了彻底的变革，取得了巨大成功。在电子技术设计领域，可编程逻辑器件（如CPLD、FPGA）的应用，已得到广泛的普及，这些器件为数字系统的设计带来了极大的灵活性。这些器件可以通过软件编程而对其硬件结构和工作方式进行重构，从而使得硬件的设计可以如同软件设计那样方便快捷。这一切极大地改变了传统的数字系统设计方法、设计过程和设计观念，促进了EDA技术的迅速发展。
EDA技术就是以计算机为工具，设计者在EDA软件平台上，用硬件描述语言VHDL完成设计文件，然后由计算机自动地完成逻辑编译、化简、分割、综合、优化、布局、布线和仿真，直至对于特定目标芯片的适配编译、逻辑映射和编程下载等工作。EDA技术的出现，极大地提高了电路设计的效率和可操作性，减轻了设计者的劳动强度。
利用EDA工具，电子设计师可以从概念、算法、协议等开始设计电子系统，大量工作可以通过计算机完成，并可以将电子产品从电路设计、性能分析到设计出IC版图或PCB版图的整个过程的计算机上自动处理完成。
现在对EDA的概念或范畴用得很宽。包括在机械、电子、通信、航空航天、化工、矿产、生物、医学、军事等各个领域，都有EDA的应用。目前EDA技术已在各大公司、企事业单位和科研教学部门广泛使用。例如在飞机制造过程中，从设计、性能测试及特性分析直到飞行模拟，都可能涉及到EDA技术。
二、概述
2.1目的与要求
1、学习MAX+plusⅡ工具软件的基本功能和使用方法。
2、学习使用原理图输入法设计半加器，掌握原理图输入法的操作步骤。
3、初步掌握设计电路原理图的编辑、编译、仿真等操作方法。每次实验前，学生须仔细阅读本实验指导书的相关内容：
1）明确实验目的和实验内容； 2）明确实验原理与步骤；
3）复习与实验内容有关的理论知识；
4）预习仪器设备的使用方法、操作规程及注意事项。
2.2实验仪器与设备
1、PC机
2、MAX+plus II 软件
2.3实验注意事项
1．实验开始前，应先检查本人的计算机是否安装相关软件，了解其软件的使用方法和要求。
2．实验时每个同学应单独设计程序、操作、记录实验结果等，使每个同学受到全面训练。
3．测量数据或观察现象要认真细致，实事求是。使用计算机要符合操作规程，切勿随便重启频繁开关计算机。
4．未经许可，不得动用其它人的仪器设备或计算机等物。
5．实验结束后，实验记录交指导教师查看并认为无误后，离开机房。最后，应清理计算机，备份编写程序。
6．爱护公物，发生仪器设备等损坏事故时，应及时报告指导教师，按有关实验管理规定处理。
7．自觉遵守学校和实验室管理的其它有关规定。
2.4设计环境
QuartusII design
是
最
高
级
和
复
杂的，用
于system-on-a-programmable-chip(SOPC)的设计环境。QuartusII design 提
供完善的 timing closure 和 LogicLock™ 基于块的设计流程。QuartusII design是唯一一个包括以timing closure 和 基于块的设计流为基本特征的programmable logic device(PLD)的软件。Quartus II 设计软件改进了性能、提升了功能性、解决了潜在的设计延迟等，在工业领域率先提供FPGA与mask-programmed devices开发的统一工作流程。
Altera Quartus II 作为一种可编程逻辑的设计环境, 由于其强大的设计能力和直观易用的接口，越来越受到数字系统设计者的欢迎。
三、实验内容
以Altera公司的MAX+plus II为工具软件，采用原理图输入法设计半加器h_adder，生成元件符号，并仿真验证设计结果。
四、4位加法器设计实现过程
4.1元件选择
在MAX+plus II工具软件的元件库中已经有与门、或门、与非门和异或门等元件，在设计中可直接调用这些元件，实现电路设计。
图1 半加器原理图
在元件选择对话框的符号库“Symbol Libraries”栏目中，用鼠标双击基本元件库文件夹“d:maxplus2max2libprim”后，在符号文件“Symbol Files”栏目中列出了该库的基本元件的元件名，例如and2(二输入端的与门)、xor(异或门)、VCC(电源)、input(输入)和output(输出)等。在元件选择对话框的符号名“Symbol Name”栏目内直接输入xor，或者在“Symbol Files”栏目中，用
鼠标双击“xor”元件名，即可得到异或门的元件符号。用上述同样的方法也可以得到其他元件符号。
4.2编辑半加器的原理图
半加器逻辑电路图如图1所示，它由1个异或门和1个与门构成，a、b是输入端，SO是和输出端，CO是向高位的进位输出端。
在元件选择对话框的符号名“Symbol Name”栏目内直接输入xor，或者在“Symbol Files”栏目中，用鼠标双击“xor”元件名，即可得到异或门的元件符号。用上述同样的方法也可以得到与门及输入端和输出端的元件符号。用鼠标双击输入或输出元件中原来的名称，使其变黑后就可以进行名称修改，用这种方法把两个输入端的名称分别更改为“a”和“b”，把两个输出端的名称分别更改为“SO”和“CO”，然后按照图1所示的半加器逻辑电路的连接方式，用鼠标将相应的输入端和输出端及电路内部连线连接好，并以“h_adder．gdf”(注意后缀是．gdf)为文件名，存在自己建立的工程目录d:myedamygdf内。进行存盘操作时，系统在弹出的存盘操作对话框中，自动保留了上一次存盘时的文件名和文件目录，不要随意单击“OK”按钮结束存盘，一定要填入正确的文件名并选择正确的工程目录后，才能单击“OK”按钮存盘，这是上机实验时最容易忽略和出错的地方。
4.3编译设计图形文件
设计好的图形文件一定要通过MAX+plus II的编译。在MAX+plus II集成环境下，执行“MAX+plus”菜单下的“Compiler”命令，在弹出的编译对话框中单击“Start”按钮，即可对h_adder．gdf文件进行编译。
在编译中，MAX+plus II自动完成编译网表提取(Compiler Netlist Extractor)、数据库建立(Database Builder)、逻辑综合(Logic Synthesizer)、逻辑分割(Partitioner)、适配(Fitter)、延时网表提取(Timing SNF Extractor)和编程文件汇编(Assembler)等操作，并检查设计文件是否正确。存在错误的设计文件是不能将编译过程进行到底的，此时计算机会中断编译，并在编译(Compiler)对话框中指出错误类型和个数。
4.4生成元件符号
在MAX+plus II集成环境下，执行“File”菜单下的“Create Default Symbol”
命令，将通过编译的GDF文件生成一个元件符号，并保存在工程目录中。这个元件符号可以被其他图形设计文件调用，实现多层次的系统电路设计。
4.5功能仿真设计文件
仿真，也称为模拟(Simulation)；是对电路设计的一种间接的检测方法。对电路设计的逻辑行为和功能进行模拟检测，可以获得许多设计错误及改进方面的信息。对于大型系统的设计，能进行可靠、快速、全面的仿真尤为重要。
① 建立波形文件
进行仿真时需要先建立仿真文件。在Max+p1us II环境执行“File”的“New”命令，再选择弹出的对话框中的Waveform Editor fi1e项，波形编辑窗口即被打开。
② 输入信号节点
在波形编辑方式下，执行“Node”的“Nodes from SNF”命令，弹出输入节点“Enter Nodes from SNF”对话框，在对话框中首先单击“List”按钮，这时在对话框左边的“Available Nodes＆Groups”(可利用的节点与组)框中将列出该设计项目的全部信号节点。若在仿真中只需要观察部分信号的波形，则首先用鼠标将选中的信号名点黑，然后单击对话框中间的“=>”按钮，选中的信号即进入到对话框右边的“Selected Nodes＆Groups”(被选择的节点与组)框中。如果需要删除“被选择的节点与组”框中的节点信号，也可以用鼠标将其名称点黑，然后单击对话框中间的“<="按钮。节点信号选择完毕后，单击“OK”按钮即可。
③ 设置波形参量
在波形编辑对话框中调入了半加器的所有节点信号后，还需要为半加器输入信号a和b设定必要的测试电平等相关的仿真参数。如果希望能够任意设置输入电平位置或设置输入时钟信号的周期，可以在Options选项中，取消网格对齐Snap to Grid的选择(取消钩)。
④ 设定仿真时间宽度
在仿真对话框，默认的仿真时间域是1μS。如果希望有足够长的时间观察仿真结果，可以选择“File”命令菜单中的“End Time”选项，在弹出的“End Time”对证框中，填入适当的仿真时间域(如5μS)即可。
⑤ 加入输入信号
为输入信号a和b设定测试电平的方法及相关操作如教材图2.1.3所示，利用必要的功能键为a和b加上适当的电平，以便仿真后能测试so和co输出信号。
⑥ 波形文件存盘
以“h_adder．scf”(注意后缀是．scf)为文件名，存在自己建立的工程目录d:myedamygdf内。在波形文件存盘时，系统将本设计电路的波形文件名自动设置为“h_adder.scf”，因此可以直接单击确定按钮。
⑦ 进行仿真
4.6 1位全加器的实现过程
1位全加器可以用两个半加器及一个或门连接而成。其原理图如图2所示。在Quartus7.2图形编辑方式下，在用户目录中找到自己设计的半加器元件h_adder，并把它调入原理图编辑框中（调入两个），另外从d:maxplus2max2libprim元件库中调出一个两输入端的或门，并加入相应的输入和输出元件，按照图1所示电路连线，得到1位全加器电路的设计结果。电路中的a和b是两个1位二进制加数输入，cin是低位来的进位输入，sum是和输出，cout是向高位进位输出。
图2 1位全加器原理图
按以上步骤进行仿真，仿真图如下：
1位全加器仿真图
4.7 四位加法器实现过程
在一位全加器的基础上设计四位全加器，其原理图如图所示
图3 四位加法器原理图
按以上操作进行仿真，仿真图如：
五、收获与心得体会
本次的EDA课程设计历时一星期，时间虽短，但通过一个星期的实践，使我对EDA技术有了更进一步的了解。同时，大致懂得了一个课题制作的具体流程和实施方法。另外，课程设计对QuartusⅡ软件的使用要求较高，从而使我能较为熟练的运用此软件。在设计时，采用模块化的设计思路使得问题变的简单明了，大大缩短了时间，降低了发生错误的机侓，也便于修改和更新。
课程设计中，需要找很多资料，在当今的信息化环境中，虽然资料很多，但需要仔细斟酌才能找到所要的。这次的课程设计很好的锻炼了这种能力。此外，与同学和老师的交流必不可少，我从中也学到了不少东西。
课程设计是一次很好的锻炼机会，我从中学的很多知识对将来的学习和工作都有很大的帮助，十分感谢学校能提供这样一个机会。
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