第一篇：ASIC实验总结报告
ASIC
学院： 班级： 姓名： 学号： 序号：
实验总结报告
HDB3码制变换的功能与时序验证
一、实验目的
1、学习和掌握利用Verilog进行专用集成电路设计的流程与方法。
2、熟悉编写较完整的测试模块进行接近真实的完整测试。
3、熟悉仿真软件Modelsim的使用方法。
二、实验要求
用Verilog HDL进行HDB3解码电路描述，并写出测试文件，电路仿真结果正确。取时钟频率=2M，信号频率=2M。
三、实验原理
1、HDB3码
由功率谱的特性，我们知道，NRZ 单极性不归零码不适合在信道上传输，传号交替反转码(AMI码)为一种双极性码，为了克服AMI 码连零可能较多的缺点，必须提出新的编码方案，对NRZ码中的连零作适当的处理。高密度双极性码就是针对这一问题而提出来的一种编码方案。所谓高密度，是指传输码中“l”码的密度较高，连“0”码的个数最多为n 个，这种码叫HDBn码。在实用中，n 一般等于3，这就是HDB3 码。
当连零数不大于3 时，HDB3 码与AMI 码的编码规则相同。当连零数超过3 时，以四 个连零作为“一节”，分别用不同的取代节取代这四个连零。取代节有两种，分别为“000V” 和“B00V”，这里的B 和V 均为传号脉冲。这样，传输码中的连零数就被控制在3 个以 内。在取代节中，V 叫做破坏点，用它在码流中破坏极性交替这一原则，以便接收端识别。B 码是为了平衡正负极性而加入的一个附加传号，它并不破坏极性交替的原则，因此又称它 为非破坏点。HDB3 码的取代原则为：
(1)出现四个连零用取代节取代；
(2)当相邻破坏点V 中间有奇数个原始传号(不包括B 码)时，用“000V”取代；(3)当相邻破坏点V 中间有偶数个原始传号时，用”B00V'取代；
(4)用“B00V'取代时，B 码和V 码与它们前面一个原始传号(或V 码)极性相反；(5)用”000V'取代时，V 码与它前面的传号极性相同。
可以证明，按照上述原则编出的HDBn码，相邻破坏点V 的极性也是相反的，因此，破坏点的引入不会导致码流的正负不平衡。由于HDB3 码中的V 码破坏了极性交替原则，因此，在收端很容易找到它。在译码时，将破坏点V 检出，包括它前面的三位码一律还原为“0”码就完成了HDB3 码的译码工作。
2、HDB3解码电路
HDB3 译码电路完成编码的反变换，关键之处是检出破坏点，取消“取代节”，即将 “000V”或“B00V”还原成“0000”，其管腿框图如下：
图2 HDB3译码电路管脚图
四、HDB3译码电路模块设计
根据编码规则，解码过程步骤为：首先将同步时钟信号、正整流信号、负整流信号输入解码模块中，然后从正整流信号和负整流信号中可以检测出两路包含V码的信号，将两路V码合成一路信号，再对其进行解码，最后将双相码变换成单相码。示意图如下图所示：
图7 解码流程示意图
1、V码检测
V码检测同时进行正V码检测和负V码检测，这两个检测模块的设计思想类似。当正整流信号上升沿到来时对输入的脉冲进行计数，当计数到1时，输出一个脉冲作为+V脉冲，同时计数器清零。在计数期间，一旦检测到负整流信号脉冲，计数器立即清零，重新从零计数。这是因为在两个正整流信号脉冲之间，如果存在负整流信号脉冲，说明第二个正整流信号脉冲不是+V码，只有在连续两个正整流信号脉冲之间没有负整流信号脉冲，才能说明这两个正整流信号脉冲在HDB3码中是同极性的，达到检测+V码的目的。-V码检测与+V码的检测类似，所不同的是-V码的检测是在正整流信号脉冲的控制下对负整流信号脉冲进行计数、检测和判定。图8是正V码检测的流程图：
图8 正V码检测流程示意图
2、V码和B码解码过程
检测到V码后，根据HDB3编码规则，只需将V码及之前3位码全部置零就可同时完成扣除V码和B码的操作。这里需要使用两组4位移位寄存器实现。扣除V码和B码之后，还需要将双相码变换成单相码，即当输入是“00”时输出“0”，输入是“01”或“10”时输出“1”，这样就完成了HDB3的解码。图9为双相码变单相码流程示意图：
图9 双相码变单相码流程示意图
五、实验结果
交互仿真
综合后的门级电路
门级电路仿真
七、实验总结
通过本次试验，我对verilog有了更加深入的了解，对ASIC设计也有了直观的认识与体验。在实验中，由于HDB3码编码、译码规则的特殊性，本次测试程序并没有采用给随机数进行测试的方式，而是通过给一串典型的固定激励，观察输出结果是否与预期一致。再通过反复多次测量以确保电路功能的准确性，本实验报告中只给出了一组典型测试数据的仿真波形与结果。通过本次实验，我深刻体会到测试程序设计的重要性，它涉及到的问题可能比电路本身还要复杂，需要在以后编写程序时继续深入学习。感谢老师助教们一学期以来的辛勤付出
八、实验代码
1、HDB3译码电路模块设计
module jiema(hdb,hdb_,clk,reset,nrz);input hdb,hdb_,clk,reset;
//define input ports outputnrz;
//define output ports regnrz;reg[1:0] shift_reg[3:0];
//define shift register reg count;
//flag to detect positive V code reg count_;
//flag to detect negtive V code reg[1:0] pole_change;
//polar converting state reg[1:0] flag;
//record input signal
always @(hdb or hdb_)
//detect positive V code and negtive V code begin if(hdb)begin if(count)begin flag=2'b00;count=0;
//clear count flag end else
begin flag=2'b10;count=1;
//set count flag end
count_=0;end else if(hdb_)begin if(count_)begin flag=2'b00;
count_=0;
//clear count_ flag end else begin flag=2'b01;
count_=1;
//set count_ flag end count=0;
end else flag=2'b11;
end
always @(posedgeclk or posedge reset)begin if(reset)begin shift_reg[3]<=0;shift_reg[2]<=0;shift_reg[1]<=0;shift_reg[0]<=0;pole_change<=0;end else begin pole_change<=shift_reg[3];
//shift out data from shift register shift_reg[3]<=shift_reg[2];shift_reg[2]<=shift_reg[1];shift_reg[1]<=shift_reg[0];case(flag)
2'b00:begin shift_reg[3]<=0;
//clear B code and V code shift_reg[0]<=0;
end
2'b01:shift_reg[0]<=2'b01;
2'b10:shift_reg[0]<=2'b10;
2'b11:shift_reg[0]<=2'b00;default:shift_reg[0]<=2'b00;endcase end end
always @(posedgeclk or posedge reset)
//ouput signal nrz begin if(reset)begin nrz<=0;
end else if(pole_change==2'b10 || pole_change==2'b01)nrz<=1;else nrz<=0;end endmodule
2、HDB3译码模块测试程序
// Name:
WangYing/ZhengXueYing/YuHong // Class:
2010211202 // Number:
10211059 // Create Date:
23:43:10 05/14/2012
// Module Name:
HDB3_decoder // Version:
ModelSim SE 6.5c
`timescale 100ns/10ns modulejiema_test;reg hdb,hdb_,clk,reset;
//drive input ports wirenrz;
//test output port reg flag;
//detect first high level integeri;reg[35:0] exp_nrz;
//output expect reg[39:0] judgement;
//judge the accuracy between the output and expect reg[39:0] result;
//show the simulation result Jiamau1(.hdb(hdb),.hdb_(hdb_),.clk(clk),.reset(reset),.nrz(nrz));
//instantiation
initial
//initialize variables and input reset signal begin flag=0;
i=0;exp_nrz=36'b0000_0000_1101_1000_0100_0111_0001_1000_0111;clk=0;reset=0;
#1 reset=1;
#5 reset=0;end
always #2.5 clk=~clk;
//clock signal
initial
//input test signal begin hdb=0;hdb_=0;
#10 hdb=1;hdb_=0;
#5
hdb=0;hdb_=1;
#5
hdb=1;hdb_=0;
#5
hdb=0;hdb_=0;
#15 hdb=1;hdb_=0;
#5
hdb=0;hdb_=1;
#5
hdb=1;hdb_=0;
#5
hdb=0;hdb_=0;
#15 hdb=0;hdb_=1;
#5
hdb=1;hdb_=0;
#5
hdb=0;hdb_=1;
#5
hdb=0;hdb_=0;
#15 hdb=1;hdb_=0;
#5
hdb=0;hdb_=1;
#5
hdb=0;hdb_=0;
#10 hdb=0;hdb_=1;
#5
hdb=1;hdb_=0;
#5
hdb=0;hdb_=1;
#5
hdb=0;hdb_=0;
#5
hdb=1;hdb_=0;
#5
hdb=0;hdb_=1;
#5
hdb=1;hdb_=0;
#5
hdb=0;hdb_=0;
#10 hdb=1;hdb_=0;while(1)begin
#5 hdb=0;hdb_=1;
#5 hdb=0;hdb_=0;
#10 hdb=0;hdb_=1;
#5 hdb=1;hdb_=0;
#5 hdb=0;hdb_=0;
#10 hdb=1;hdb_=0;end end
always @(posedgenrz)begin if(!flag)begin flag<=1;result<=“right”;end end
always @(posedgeclk)
//judge the result and show the information begin if(flag)begin if(i<36)begin if(nrz==exp_nrz[i])judgement<=“right”;else begin judgement<=“wrong”;
result<=“wrong”;end if(i!=0)
$display(“ %s!”,judgement);
$write(“nrz=%b;expect: nrz=%b;”,nrz,exp_nrz[i]);
i<=i+1;
end else begin
$display(“ %s!”,judgement);
$display(“The simulation result is %s!”,result);
$stop;end end end endmodule
3、jiema.tcl 约束文件内容
set LIBRARY /home2/student/lib/train/synopsys
set top jiema set_attr library $LIBRARY/typical.lib read_hdl {jiema.v} elaboratejiema setcyc 20.00 procall_inputs {} {find-port-inputs-no_clocks *} procall_outputs {} {find-port-outputs *} read_sdcjiama.sdc synthesize-to_generic-no_incremental synthesize-to_mapped-eff medium write_hdljiama>jiema.vg write_sdf –design jiema>jiema.sdf write_sdcjiema>jiema.gate.sdc
4、jiema.sdc 文件内容： setsdc_version 1.4 set_units-capacitance 1000.0fF set_units-time 1000.0ps # Set the current design current_design control create_clock-name “clk”-add-period 20.0-waveform {0.0 10.0} [get_portsclk] set_input_delay –clock [get_clocksclk] –add_delay 2.0 [(hdb,hdb_,clk,reset,nrz] set_output_delay –clock [get_clocksclk] –add_delay 2.0 [get_portsyout]
第二篇：实验总结报告
实验报告 专业：______
姓名：______
学号：______
日期：______
桌号：______________
课程名称：
模拟电子技术基础实验
指导老师：
成绩：________________ 实验名称：
实验总结报告
一、体会与收获
在这个学期中，我们一共完成了从常用电子仪器的使用到EDA 半导体器件特性仿真等五个实验课题。具体的实验情况在实验报告中已经很清楚的反映了。在此我想谈谈我的体会与收获。
首先，我们在试验中面临着很多问题。实验仪器就是其中之一。实验室中的很多仪器：示波器、交流毫伏表，确实是由于年代久远而不能正常工作。但我发现，很多同学在实验现象没出来的情况下就借口说是实验仪器的问题。其实不然。很多情况下，仪器没有调试好，导致现象不明显或者与理论相差甚远。
在做基本运算电路设计实验时，通过老师上课精彩的讲解使我感受到了一种“新的世界观”，认识到了理论学习和实验的区别，在以后做实验的时候要对所有器械保持怀疑的心态，坚持“自己测的才是准的”原则。
通过解决每一次实验出现的问题，我在做实验的时候变得更加有耐心。在连接电路前，都会认真分析一下实验原理。然后根据实验书和老师的ppt上的步骤一步一步的来做。果然，出现错误的几率小了很多。其次，做实验要养成好的习惯。很多同学在做实验的时候态度很随便。没有注意诸如：连线之前检查导线是否导通、用万用表测电阻时不质疑短接调零、链接电路是带电操作等等。也许，在很多人看来这些都是小问题。但真正每一次都做到一丝不苟，养成良好的习惯的同学并不多。
接下来，我想说的是实验的目的。刚开始，我认为实验是一项任务，只要完成了就行。无非就是照着课本连连线、得出个已经计算好的结果就行了。但自从自己做功放后我改变了这种看法。在做功放的时候，虽然原理图都是被人提前设计好的。但是在做得时候总是会需要自己去调试、布线。有时候看似连接的很完美的电路，可能会因为某个地方的虚焊而不能工作。这种情况非常锻炼你能力。在找错误的地方的时候你自然而然的明白了电路的原理。而且，当做好一个自己独立完成的功放后，会有一种成就感。
最后，我想说实验跟课本的理论相结合，在课本中学习，在实验中检验。在实验中发现，用课本知识去分析。兴趣就在这一个个的实验中激发了。当然，我明白大学的最终目的不是让我们去做一些诸如功放之类的东西，而是锻炼我们去探索、去发现、去学习的能力。可能我们做的某项东西很简单或者没有做成功，但那并不是失败，因为你已经学习到了许多。耐心并且细心的去做每一步，坚持严谨的态度做到最后。每一个人都是成功者。
二、意见与建议
对模电实验的建议：
①老师在讲课过程中的实物演示部分，可以用幻灯片播放拍摄的操作短片，或是在大屏幕上放出实物照片进行讲解，因为用第一排的仪器或元件直接讲解的话看的不是很清楚。
②实验室里除了后面的几台，前面也时不时有示波器故障，如果没有发现示波器已故障的话会给实验带来麻烦。因此希望老师可以教几个识别示波器是否故障的方法。
③选题方面，从元件的认识逐渐过渡到焊电路板进行实验，内容涵盖面合理，没有更多的建议了。
感谢老师半学期来的教诲和指导！
三、课程评价
在大学二年级的第一学期，我们按课程计划，完成了模电实验课程的学习，我感到收获很大。
老师在讲解实验课程时：教学内容丰富，授课生动、详细，思路清晰，富有逻辑性、启发性，而且善于激励学生兴趣，经常产生师生互动；他理论知识功底深厚，实践经验丰富，并且能够理论联系实际，举例生动形象，对模电的理论学习有很大帮助；教学方式得当，能够因材施教，给学生一个相对自我发展的空间。
他讲课时语言幽默，平易近人，关心学生，深受同学好评；讲课过程中认真负责，严格要求，把教书育人很好地结合起来。
通过模电实验课程，增强了我的动手能力，帮助我在以后的学习生活中能够顺利解决一些难题。希望学校今后能够为学生多开类似的课程，让在校的学生得到更多的锻炼机会。
第三篇：实验总结报告
课程总结报告
姓名 ： 学院：
在本课程中，我一直按时上课，从不旷课，认真听讲，积极参与课堂讨论，主动思考并回答老师的提问。在创业实践这个课程学习中，首先，我在老师的指导下对自己的创业资源进行了归纳与分析。仔细分析并搞清自己的创业优势资源，并认真思考了如何将资源优势转化为创业优势和根据自己的资源优势与实力，思考如何走出创业第一步。利用老师提供的行业分类为自己设想了一个具体的创业点子。
接下来，我学习了从热点中捕捉创业商机，掌握通过分析热点捕捉创业商机的基本方法。比如注意到了新生代子女和老年人作为消费群体的需求新变化和特点已成为时下热点话题，因此分析当前儿童和老年人市场的创业机会。针对人们收入水平提高所带来的需求新变化这一热点话题，因此分析了人们可支配收入提高所带来的创业机会。并且结合自身作为大学生的身份，以学校学生宿舍区复印服务社为研究对象，或以自己最熟悉的产品/服务为研究对象。
除此之外，我还学会了利用EXCEL处理简单函数，进行了收益分析。学习了利用五力分析模型和SWOT分析对自己的创业商机做可行性分析。了解和掌握创业企业市场分析的基本方法，通过这种分析结果进行企业决策。还学习了本量利计算，它是了解和掌握创业企业产品或服务的本量利计算基本方法。握利用本量利计算的结果我可以对创业决策进行调整的基本方法。
最后，我还针对自己的具体创业项目进行了岗位分析和人员安排信息的思考。写出了我的创业计划中创建公司的岗位、任务、人员数量、待遇等信息。通过京东商城的案例进行了商业模式的分析训练，并且针对自己的创业项目确定适当商业模式的能力。结合课程中的内容对给出案例进行商业模式分析。
经过系统的创业实践的学习，我对创业所需懂得的基本理论有了一定的掌握，并通过老师课堂讲授和完成老师的实验报告，理清了自己的创业思路，细化了创业的各个方面的内容。使得我的创业计划不再显得那么鲁莽，没有逻辑。
课堂学习中，我主要掌握的原理就是五力分析、SWOT分析、量本利分析和商业模式的认识。
五力分析模型是迈克尔·波特于80年代初提出，对企业战略制定产生全球性的深远影响。用于竞争战略的分析，可以有效的分析客户的竞争环境。五力分别是： 供应商的讨价还价能力、购买者的讨价还价能力、潜在竞争者进入的能力、替代品的替代能力、行业内竞争者现在的竞争能力；
SWOT分析方法是一种企业战略分析方法，即根据企业自身的既定内在条件进行分析，找出企业的优势、劣势及机会，威胁，其中，S、W是内部因素，O、T是外部因素。按照企业竞争战略的完整概念，战略应是一个企业“能够做的”（即组织的强项和弱项）和“可能做的”（即环境的机会和威胁）之间的有机组合。
量本利分析法，也叫盈亏平衡分析，是通过分析生产成本、销售利润和产品数量这三者的关系，掌握盈亏变化的规律，指导出企业选择能够以最小的成本生产最多产品并可使企业获得最大利润的经营方案。
商业模式是指一个完整的产品、服务和信息流体系，包括每一个参与者和其在其中起到的作用，以及每一个参与者的潜在利益和相应的收益来源和方式。在分析商业模式过程中，主要关注一类企业在市场中与用户、供应商、其他合作办的关系，尤其是彼此间的物流、信息流和资金流。在做实验作业的过程中发现自己有不足的情况的时候，我会及时和一起上课的同学进行讨论，通过与他人的沟通和交流中，获取有效的信息，对自己的观点不断去推敲和修正。也和舍友、其它专业的同学进行交流，将课堂上要求展示的自己的创业计划，做成PPT展示给周围的同学，看周围的同学的反应，询问他们最真实的感受，比如，我的创业点子是否足够有创意，你认为它可行性强么，有什么我表达不清楚的地方或者细节的疏忽，有什么建设性的意见等
总体的收获就是在课堂的学习中，我认识到了创业并不是一种被迫性的，很多人创业不是在职场失意的时候。很多人创业是充满了激情，是为了在更高一层次实现自我。是为了追求自己的一番事业。就像在最后一节课里老师给我们请来的总经理的亲身经历一样。还感受颇多的一点是创业并不是头脑一热，光有激情、有想法就可以做到的，它也需要我们具有专业的知识，掌握基本的理论。在这方面，通过我们的课堂学习，我觉得我比以前有了很大的提升。
第四篇：ASIC设计流程
1.使用语言：VHDL/verilog HDL
2.各阶段典型软件介绍：
输入工具：Summit ,ultraeditSummit公司,ultraedit
仿真工具：VCS, VSSSynopsys 公司
综合器：DesignCompile, BC CompileSynopsys 公司
布局布线工具：Preview 和Silicon EnsembleCadence公司
版图验证工具：Dracula, DivaCadence公司
静态时序分析: Prime TimeSynopsys 公司
测试：DFTCompileSynopsys 公司
3.流程
第一阶段：项目策划
形成项目任务书(项目进度，周期管理等)。流程：【市场需求--调研--可行性研究--论证--决策--任务书】。
第二阶段：总体设计
确定设计对象和目标，进一步明确芯片功能、内外部性能要求，参数指标,论证各种可行方案，选择最佳方式，加工厂家，工艺水准。
流程：【需求分析--系统方案--系统设计--系统仿真】。
第三阶段： 详细设计和可测性设计
分功能确定各个模块算法的实现结构，确定设计所需的资源按芯片的要求，速度，功耗，带宽，增益，噪声，负载能力，工作温度等和时间，成本，效益要求选择加工厂家，实现方式，（全定制，半定制，ASIC，FPGA等）；可测性设计与时序分析可在详细设计中一次综合获得，可测性设计常依据需要采用FullScan，PartScan等方式，可测性设计包括带扫描链的逻辑单元，ATPG，以及边界扫描电路BoundScan，测试Memory的BIST。
流程：【逻辑设计--子功能分解--详细时序框图--分块逻辑仿真--电路设计(算法的行为级，RTL级描述)--功能仿真--综合(加时序约束和设计库)--电路网表--网表仿真】。
第四阶段：时序验证与版图设计
静态时序分析从整个电路中提取出所有时序路径，然后通过计算信号沿在路径上的延迟传播，找出违背时序约束的错误(主要是SetupTime 和 HoldTime),与激励无关。在深亚微米工艺中，因为电路连线延迟大于单元延迟，通常预布局布线反复较多，要多次调整布局方案，对布局布线有指导意义。
流程：【预布局布线(SDF文件)--网表仿真(带延时文件)--静态时序分析--布局布线--参数提取--SDF文件--后仿真--静态时序分析--测试向量生成】
第五阶段：加工与完备
流程：【工艺设计与生产--芯片测试--芯片应用】
第五篇：管理心理学实验总结报告
管理心理学实验报告
姓名:魏雨强专业班级:14计科三班学号:20142823
（一）实验目的
了解《基本潜能》测评、《气质测验》测评、《华瑞智力测验》测评的大致内容与大致环节,通过实验了解自己所具备的基本潜能中的过人之处，了解自己的智力水平，并根据自己的实际情况预测将来较为适合自己的工作。
（二）实验过程
1.实验地点：实验楼308实验室
2.主要仪器设备：计算机以及挂载的测评系统软件
3.实验安排：单人测试，以测验为基本形式，两节课时间，约100分钟 4.实验步骤：
（1）打开计算机，检查计算机是否正常工作，并依照老师指定的方法进入评测系统，输入学号等相关信息登录系统，检测系统是否运行正常
（2）进行测试前补充自己的相关信息，使之完善，并了解各测评量表的内容、项目分组、项目数、表现形式，并独自完成自己的实验后，退出测试客户端。
（3）进入已测评页面，查看自己的基本信息和测评结果，并将结果保存为PDF文件并进行保存，以便后续查看和分析。
（4）关闭计算机，并在下课后离开实验室。
（三）实验结果
1.所用时间：华瑞智力测验 25分钟逻辑推理能力测验 25分钟
2.各项结果：智力测验：智力水平较高，善于发现细致事物之间隐藏关系及简单事物变化的规律，但对于一些复杂不明显的事物或规律则表现的有些不足。气质类型测试：多胆质
基本能力：能对物体的空间位置做出准确的判断，具有较强的空间想象能力和方向感，能对一般事物的细微特征及事物外特征进行敏锐的感知。
（四）实验结果分析
在没做实验之前，我认为我是一个羞涩、偏内向的男孩，但是实验结果却让我大吃一惊，实验结果处处透漏着我是一个乐观外向积极的男孩，各方面都很出色，潜力十足，通过这次实验我更加清楚的认识到了自己对自己认识的不足，有了这次实验的经历我会对未来，性格做出更好的规划以及改。
人员素质测评的结果，我是多胆质，多胆质的类型特征：活泼、乐观积极、热情好动、宽容容忍，喜欢与人交往，注意力集中，有时有点粗神经，具有外倾性的特点。我认为以上基本上符合我的情况，但是有些方面有些欠缺准确性，毕竟是电脑系统。
其实，可能大多数人做题时都有不看那些仿佛与自己无关的选项，可是我人为越是不可能的越是可能与你息息相关，甚至是完全符合，这就是没有真正审视自己的原因，所以有些人会觉得实验结果不准确，或者是怀疑系统是否出问题，等等，但是我想说的是只有完全投入，才有完全正确。
从这次实验的准确性来看，这次实验的结果和我的实际情况大致相符，让我对我自己有了更全面的认识和对自己未来有了更好的规划方向；从这次实验的意义来看，它让我们了解到自己的现状以及这种现状的原因。总的来说，这次实验是很成功，并且具有深远意义的。
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