第一篇：allegro学习问题总结日志
Allegro 初学习问题总结
1.0 基本功能及常应用..................................................................................................................................2 1.1 制作一个板子，对于边框要考虑实际的应用，这时需要将边框做成弧形，以免伤手。如图下............................................................................................................................................................2 1.2 分割覆铜图解..................................................................................................................................3 1.3 ALLEGRO PCB制版，遇到的问题？........................................................................................5 1.3.1焊盘制作................................................................................................................................5 1.3.2 原点定义...............................................................................................................................6 1.4.1布局与布线以及细节问题....................................................................................................7 1.5快捷键 设置。.................................................................................................................................9 1.6 z-cope 覆铜.....................................................................................................................................11 1.7 网络属性的修改............................................................................................................................12 1.71 引脚网络属性的修改。....................................................................................................12 1.72 shape网络属性的修改。.....................................................................................................12 1.9 DRC 处理......................................................................................................................................13 1.91 对于out of date shape 错误如何修改................................................................................14 1.10 BGA布线设置规则.....................................................................................................................14 2.0 Cadence layout布局布线常见问题详解............................................................................................18
丁辉---2010.6.4--
1.0 基本功能及常应用
1.1 制作一个板子，对于边框要考虑实际的应用，这时需要将边框做成弧形，以免伤手。如图下
可以吧直角转换为圆弧角！选择后点击两边即可。
选择Fillet 之后，在画的长方形两边，点击下就可以形成一个弧形，弧形的大小在OPTION 里面设置。
1.2 分割覆铜图解
1.3 ALLEGRO PCB制版，遇到的问题？
1.3.1焊盘制作
1.制作焊盘时要根据具体尺寸来，在命名时要能够一看就知道什么样的焊盘。2.在制作封装时候：
a)如果要引用自己的做的焊盘，一定要在建package sysbol 的面板中设置好自己焊盘以及封装的路径，焊盘和封装各用一个文件夹装起来，避免混乱不清。（这个路径一定要设置对，如果你做了一个封装，用了别个库的焊盘，此时也应该把另一个库的焊盘路径设置出来）
b)封装做完后：一个要确定 做的器件的名称，不然你在PCB调入网络表的时候就调不进去。
在这里面设置焊盘的路径，以及封装的路径。有热风焊盘的时候，也需要添加到里面去。
1.3.2 原点定义
还有要对说做的期间进行定位，就是确定原点。若没确定原点就会在PCB调入时，点击器件就会跑的很远。
下面的是原点，如何确定原点，就是已经做好的封装的中心左边值是多少，就在上面的 填入坐标值。做封装的时候在放焊盘的时候，一定要从编号1放，也不能缺号，不然你就在调入网络表的时候就会显示没有发现 焊盘的号码！
1.4.1布局与布线以及细节问题
1.在布局前设置层次板时，根据需求设置层次，若有多个电源或者信号干扰很大时就采用多层。
2.在画封装时，用ADD line 画丝网印。不要用shape add。。如图
3.这样做的后果会把封装看不清楚。这在覆铜的时候用。4.设置过孔、定位孔、要选择 通孔类型，做过孔的时候钻孔需要灌锡(plated)。在做定位孔(non-plated)时不要要灌锡。
过孔做好后，在setup 里面选择constrains
将才做的过孔添加进来，放在右边。
在画PCB板得时候，双击两下，就会出现通孔！
在布线的时候，线进入焊盘一定要只要从口进入。还有如果，板子上出现小三角形符号，说明top 与bottom这两层的导线 就是布得线没有分top 与 bottom。布线时 顶层与底层的线要设置的不一样。便于查看。
1.5快捷键 设置。
将快捷键脚本或者颜色脚本添加到文件夹，D:CadenceSPB_15.5.1sharepcbtextscript 中后，在flie 里面选择 script
在library 里面选择才添加的文件。Replay,Ok 就可以运行了。
1.6 z-cope 覆铜
方法如下，（1）选择方框
控制栏选择要覆铜的层次，再选择solid.画好后，选择地GND1 就完成覆铜。（2）
选择create dynamic shape 采用动态覆铜。
1.7 网络属性的修改
1.71 引脚网络属性的修改。
1.72 shape网络属性的修改。
1.8 布线完成后工作准备。
器件重新排列序号
Logic-auto rename refdes-rename 器件标号字体大小设置 Setup-text size 删除孤岛
Shape-delete island 坐标文件输出
File-export-placement 机械图输出
File-export-Dxf Gerber文件生成（1）设置图纸大小（2）设置属性（3）设置动态覆铜参数及 artwork format
Shape –global dynamic shape parameters 中选择 smooth 自动填充 挖空
viod control 里面选择Gerber 类型 里面选择gerber rs274 】
1.9 DRC 处理
对于一般出现的错误，需要去查找错误的一些信息，用很广，也可以看元件以及管教网络等属性。
然后在控制面板选择DRC，这工具范围对于ic封装放置后出现很多DRC
引起这种原因是，间距设置规则的问题！需要在set SMD TO SMD 间距大小。
1.91 对于out of date shape 错误如何修改
1.10 BGA布线设置规则
1.首先得设置线间距
2.3.还得选择shape框，画框时得在 给BGA画一个外
这个SUBclass,画好BGA的外区域框后，惦
记editproperties,要
里面的选择shape4.，设置布线规则后，在回到设置规则里面。
选择ASSIGNMENT TABLE
选
择
就OK了。
布线的时候，电源层需要画一条分割线，讲内部电源包起来，还要与底层保持一个间距形成电压差，能够有效去除电磁干扰 2.0 Cadence layout布局布线常见问题详解
1． 怎样建立自己的元件库？
建立了一个新的project后，画原理图的第一步就是先建立自己所需要的库，所采用的工具就是part developer.首先在建立一个存放元件库的目录（如mylib），然后用写字板打开cds.lib，定义： Define mylib d:boardmylib(目录所在路径).这样就建立了自己的库。在Concept_HDL的component－>add，点击search stack，可以加入该库。
2． 保存时Save view和Save all view 以及选择Change directory 和不选择的区别？
建立好一个元件库时，首先要先保存，保存尽量选择 save view。在concept-HDL中，我们用鼠标左键直接点击器件后，便可以对器件的外形尺寸进行修改，这时如果你再进入part developer做一些修改后，如果选择save all view会回到原来的外形尺寸，而选save view 会保留改动后的外形。
3． 如何建part库，怎么改变symbol中pin脚的位置？
在project manager中tools/part developer可建立，选择库并定义part name，在symbol中add symbol，package中add package/addpin，依次输入pin： package中：
a，Name : pin’s logical name不能重复
b，pin : pin的标号，原理图中backannotate后相应的标号 c，pin type: pin脚的类型（input，output等，暂可忽略）d，active：pin的触发类型 high(高电平)，low（低电平）e，nc：填入空脚的标号 f，total：此类型的所有pin脚数 g，以下暂略 symbol中：
a，logical name：对应package中的name b，type：对应package中的type c，position：pin脚在器件中位置（left , right , top , bottom）
d，pintext：pin在器件中显示的name（对应package中的pin，但可重复，比如package中 的gnd1和gnd2都可设为gnd）e，active：对应package中的active
修改：用part developer打开要修改的器件，*选择edit/restrict changes（若不选择，则器件被保护，修改后存盘无效），一般修改：
a，package中相应pin的标号和name b，pin的active类型
c，symbol中各pin脚的顺序（pin脚的顺序在第一次存盘后再次打开会被改变，对于较多
pin脚的器件，如232pins，修改较繁琐，故尽力保证的一次的成功率。pin脚在器件中的排列顺序是根据symbol中的顺序而定，故symbol中pin脚的顺序一定要正确，若有错需修改，选中pin按ctrl键配合上下键标可移动pin脚位置。
4． 画电原理图时为什么Save及打包会出错？
当保存时出错，主要原因可能是：所画的信号线可能与元件的pin脚重合，或信号线自身重合；信号线重复命名；信号线可能没有命名；在高版本中（版本14.0以上）中，自己所创建的库不能与系统本身带有的库名字相同；建库时，封装原件的管脚个数与原件库的管脚个数不同。打包时会出错的原因则有可能是所做的封装类型与元件不匹配（如pin脚的个数，封装的类型名等。
5． 在电原理图中怎样修改器件属性及封装类型？
在菜单Text下拉菜单中选择Attribute特性，然后点击器件，则弹出一Attribute 窗口，点击Add按钮，则可以加入name ,value,JEDEC_TYPE(封装类型)等属性。
6． 如何在Pad Design中定义Pad/via？及如何调用*.pad？
在pad design中，建立pad 时，type选single类型，应该定义下面几层的尺寸：begin layer（有时是end layer）, soldermask和 pastemask。建立Via时，type一般选through，定义drill hole 的尺寸 和所有的layer层（注意定义thermal relief和anti pad）以及soldermask。一般Pastemask和Regular一样大，soldmask比layer的尺寸大几个Mil，而thermal relief和anti pad比regular pad的尺寸大10Mil以上。
7． 做封装库要注意些什么？
做封装既可以在Allegro中File－>New－>package symbol，也可以使用Wizard（自动向
导）功能。在这个过程中，最关键的是确定pad与pad的距离（包括相邻和对应的pad之间），以确保后期封装过程中元器件的Pin脚能完全的无偏差的粘贴在Pad上。如果只知道Pin的尺寸，在设计pad的尺寸时应该比Pin稍大，一般width大1.2~1.5倍，length长0.45mm左右。除了pad的尺寸需特别重视外，还要添加一些层，比如SilkScreen_top和Bottom，因为在以后做光绘文件时需要（金手指可以不要），Ref Des也最好标注在Silkscreen层上，同时注意丝印层不要画在Pad上。还应标志1号pin脚的位置，有一些特殊的封装，比如金手指，还可以加上一层Via keep out，或者route keep out等等，这些都可以根据自己的要求来添加。操作上要注意的是建好封装后，一定不要忘了点击Create symbol，不然没有生成*.psm文件，在Allegro就无法调用。
8．为什么无法Import网表？
在Allegro中File选项中选Import―――>logic，在import logic type选HDL－concept，注意在Import from栏确认是工作路径下的packaged目录，系统有可能自动默认为是physical目录。
9．怎么在Allegro中定义自己的快捷键？
在allegro下面的空白框内，紧接着command>提示符，打入alias F4(快捷键)room out（命令）。或者在Cadence 安装目录/share/pcb/text里有个env文件，用写字板打开，找到Alias定义的部分，进行手动修改既可。
10．怎么进行叠层定义？在布线完成之后如何改变叠层设置？
Cross-section。如果想添加层，在Edit栏选Insert，删除为del，材料型号，绝缘层一般为FR-4，Etch层为Copper，层的类型，布线层选Conductor，铺铜层为Plane，绝缘层为Dielectric，Etch在Allegro中，选Setup-Subclass Name分别为Top，Gnd，S1，S2，Vcc，Bottom。
Film Type一般选择Positive，plane层选择Negative。如果布线完成之后，发现叠层设置需要改动。比如原来设置的为3，4层是plane层，现在需要改为2，5层，不能简单的通过重命名来改变，可先在2，5层处添加两层plane层，然后将原来的plane层删除。
11．为什么在Allegro布局中元器件在列表中不显示或者显示而调不出来？
draw首先确定Psmpath，padpath的路径有没有设置，如果没有设置可以在Partdevelop里设置，或者在env文件中手动添加。也有可能器件在列表中存在，但是无法调出，可检查该器件所用到的*.pad文件及封装库文件*.dra,*.psm是否存在于你的工作目录×××/physical里。另外还有一种可能就是页面太小，不够摆放器件，可以在setup-size中调整。
12．为什么器件位置摆放不准确，偏移太大？
主要是因为Grids设置的问题，可在setup－grids中将每一层的Etch及Non－etch的grids的X、Y的spacing间隔调小。对于一些对位置要求比较严格的器件，比如插槽，金手指等用于接口的元器件，则应该严格按照设计者给定的位置尺寸，在命令行里用坐标指令进行定位。如：x 1200 3000。
13．怎样做一个Mechanical symbol，以及如何调用？
new，在drawing type中选择MechanicalAllegro中File-symbol。主要是为了生成PCB板的外框模型，在这里面虽然也可以添加pad，但是没有管脚对应关系。Mechanical symbol 完成以后，生成*.dra文件。在Allgro中调用时，选择by symbol―>mechanical。注意右下角的library前面的勾打上。
14．在布局后如何得到一个整理后的所有元件的库？
如果嫌physical目录下各类文件过分繁冗，想删除一些无用的文件，或者只有一个*.brd文件，想获取所有的元件及pad封装库的信息，可以采用这种办法：将*.brd另存在一个新的目录下，在File－>选export－>libraries，点中所有选项，然后export，即可在你的新目录下生成所有的*.pad,*.psm,*.dra文件。
15．如何定义线与线之间距离的Rule？
我们以定义CLK线与其它信号线之间的距离为例：
在Allegro中：setup－>constraints，在spacing rule set中点set values。首先add一个constraint set name，比如我们取名为CLOCK_NET，然后就在下面定义具体需要遵守的规则。
比如line to line 我们定义为10 mil。接着在allegro主窗口的edit菜单下选择properties，会跳出你的Control工具栏，在find by name 中选择net，在右下角点击more。在新弹出的窗口的列表中选择你所想规定的CLK线，如CK0、CK1、CK2等等，确定右边的selected objects中以选中所有的线，点Apply。又会出现一个新窗口，在左边的available properties中选择NET_SPACING_TYPE，在左边给它赋值（名字随意），比如CLK。回到setup－>constraints，在刚才set values的下面点击Assignment table，即可将所定义的规则赋给所选用的net。
在Specctra中，可先选中所要定义间距的信号线（select —>nets－>by list），然后在rules中选selected net－>clearance,在该窗口可定义一系列的布线规则，比如要定义线与线之间的间距，可在wire－wire栏定义，注意，当点Apply或者OK之后，该栏仍然显示－1（意思是无限制），只要看屏幕下方的空白栏，是否有定义过的信息提示。
16．为什么在Allegro中画线不能走45度角？
在control控制栏的line lock中，可将90改为45，如果想画弧线，可以将line改为Arc。
17．如何在CCT中定义走线最大最小距离？
同上面定义间距的方法类似，在选中所要定义的线之后，rules－>selected net－>timing，则可以在minimum length和maximum length中定义走线的最长最短长度限制，也可以用时间延迟为限制来定义。还有一种方法就是在Specctra Quest中提取某一根信号线的拓补结构作为模型，在里面定义各段导线的长度限制，然后生成rule文件，可以约束相同类型信号线的走线。
18．在CCT中如何进行一些保存读盘操作（颜色设置、规则保存）？
在Specctra里，可用file－>write－>session来保存当前布线，用file－>write－>rules did files来保存规则文件，调用时均使用file－>execute do file,然后打需要调用的存盘文件，如Initial.ses或rules.rul。在color palette中使用write colormap和来load colormap来保存和读取颜色设置。
19．在CCT中怎么大致定义自动打孔的位置，怎么打一排过孔及定义其排列形状？
CCT中有自动打过孔的功能，在Autoroute－>Pre Route－>Fanout。可以指定过孔的方向，比如想把过孔都打在Pad的内部，则可以在location中选inside。其中也可以定义一些其他限制。另外有时我们可以选择一组线进行平行走线，这时就可能同时打一排过孔，右击鼠标选择set via pattern，可选择其排列形状。在窗口的右下方也有快捷按钮可以选择。
20．为什么提示的最大最小距离不随走线的长度变化而改变？
我们在定义了最长最短走线的规则之后，在布线时会有数字显示，随时告诉你如果按当前走向布线会离所定义的规则有多大的偏差。一般在规则长度以内的用绿色字体显示，超过了或长度不够会有红色字体显示，并用＋/—提示偏差量。但是这个提示的偏差量并不是简单的随你走线的长度变化而变化。它是根据你的布线方向，软件自动计算按此方向走线的长度与规定长度的比较，如果变换走线方向，它也会重新计算。
21．怎么铺设Plane层？铺好后怎么修改？
铺铜这一步骤一定要在Allegro中进行，Add－>shapes－>Solid Fill，同时注意在Control工具栏中Active Class选Etch，Subclass选所要铺设的Plane层，如VCC或者GND。然后即可画外框，注意离outline有20 Mil左右的间距。Done之后会进入铺铜的操作界面，选Edit－>Change net（by name）给Plane层命名。在shape—>parameters确定是否使用了Anti Pad和Thermal relief，接着选Void－>Auto，软件会自动检测Thermal relief，完成之后会有log汇报，如果没有任何错误既可铺设shape，shape－>Fill。如果铺好之后又有过孔的改动，需要重新铺铜，则应选Edit－>shape，点在shape上，然后右击鼠标选done，这样就会自动将连接在shape上的Thermal relief删除，不能硬删铺铜的shape层，否则那些Thermal relief将遗留在Plane层上。
22．怎么定义thermal-relief 中过孔与shape连线的线宽？
在Allegro的Setup－>constraints里的set standard values中可定义每一层走线的宽度，比如，可以定义VCC和GND的线宽为10 Mil。在铺铜时注意shape－>parameters里一些线宽的定义是否设置成DRC Value。
23．如何优化布线而且不改变布线的总体形状？
布线完成之后，需要对其进行优化，一般采用系统自动优化，主要是将直角变为45度，以及线条的光滑性。Route－>gloss－>parameters，在出现的列表中，选Line smoothing，进行Gloss即可，但有时布线中为了保证走线距离相等，故意走成一些弯曲的线，优化时，点击Line Smoothing左边的方块，只选择convert 90’s to 45’s，把其他的勾都去掉，这样进行优化时就不会将设计者故意弯曲的走线拉直或变形。
24．如何添加泪滴形焊盘以及加了之后如何删除？
在优化的parameters选项中只选择倒数第二个，Pad And T Connection Fillet，并去掉其中的Pin选项，进行优化即可。想要删除的话，则只选Line smoothing中的dangling Lines进行优化。注意：如无特殊要求，现在我们不再进行此项优化。
25．布线完成之后如果需要改动封装库该如何处理？
在器件摆放结束后，如果封装库有改动，可以Place－>update symbols，如果是pad有变化，注意要在update symbol padstacks前打勾。布线完成之后尽量避免封装库的改动，因为如果update，连接在Pin上的连线会随Symbol一起移动，从而导致许多连线的丢失，具体解决办法有待于研究。
26．为什么*.brd 无法存盘？
遇到这种情况注意看屏幕下方的空白栏的提示，有可能是硬盘空间不够，还有一种可能是因为数据库出错，软件会自动存盘为*.SAV文件，这时可以重新进入Cadence（可能需要重起动），打开*.SAV，再另存为*.brd。或在Dos下运行DBFix.SAV，会自动将其转换为 *.brd文件，然后即可调用。
27．Allegro有哪些在Dos下的数据库修正命令？
有时Allegro会出现一些非法超作，导致一些数据出错，我们可以在Dos方式下，在工作目录下（即physical目录下），运行一些修正命令，如Dbcheck *.brd , 或Dbfix *.brd。不过实际中这些命令好像效果不大。
28．如何生成*.DML模型库？
在dos模式，工作目录下，敲入brd2dml *.brd 命令，这样在该目录下会生成对应brd文件的模型库dml文件。
29．如何在Specctra Quest里使用IBIS模型进行仿真？
首先将IBIS模型转化为*.dml文件。在Specctra Quest SI expert中Analyze－>Si/EMI SI－>library，在出现的新窗口的右下角，点击translate－>ibis2signoise，然后在browse里选择*.ibs文件，将其转化为*.dml文件。然后在Analyze－>SI/EMI SI－>model Assign中将所有的器件加载对应的模型。然后就可以用probe提取信号线进行仿真了。
30．生成Gerber file要哪些文件？如何产生？
在PCB 布线完成以后，所做的最后一项工作就是产生生产厂家所需要的光绘文件，具体步骤在Allegro工具下完成。在Manufacture 菜单下点击Artwork 选项，则出现一个artwork control form窗口。所提供的光绘文件除了包括已产生的TOP, GND, S1, S2, VCC, BOTTOM6层,还应包括silkscreen_top, silkscreen_botom, soldermask_top, soldermask_bottom, pastemask_top, pastemask_bottom, drill drawing file, 及drill hole。我们以制作Silkscreen的top层为例。
1）在Allegro窗口中，点击color 图标，在产生的窗口中，global visibility 选择 all invisibility，关掉所有的显示。
2）在group 选择Geometry.然后选中所有的subclass(Board_Geometry , package Geometry)下的silkscreen_top。
3）同样在Group/ manufacture 中选择Autosilk_top。在Group/components，subclass REF DES 中选择 silkscreen。4）选择OK按钮，则在Allegro窗口中出现 silkscreen_top层。
5）在artwork control form 窗口，右键点击Bottom，在下拉菜单中选择add , 则在出现的窗口中输入：silkscreen_top, 点击O.K，则在avilibity films 中出现了新加的silkscreen_top。
注意：在FILM opition选中Use Aperure Rotation, 在Underined line width 中填写5（或10），来定义还没有线宽尺寸的线的宽度。
按照上面的步骤，产生silkscreen_bottom层。soldermask_top和 soldermask_bottom 层分别在 ： Gemoetry 组和 Stackup 组（选择PIN 和VIA子集）；Pastemask_top 和Pastemask_bottom 分别在Stackup组（选择PIN 和VIA子集）；DrillDraw 包括Group组/Board Geometry中的outline、Dimension 和Manufacturing 中的 Ncdrill_Legend。这样，按照上面的步骤，分别添加上述各层。然后在 Artwork control form 窗口中，点击Select All 选中所有层，再点击 Apertures….按钮，出现一新的窗口EditAperture Wheels, 点击EDIT，在新出现的窗口中点击AUTO>按钮，选择with rotation，则自动产生一些Aperture文件。然后点击O.K。在 Artwork control form 中点击 Creatartwork , 则产生了13个art文件。回到 Allegro 窗口，在 Manufacture 菜单下点击NC 选项中的Drill tape 菜单，产生一个*.tap 文件。到此，就产生了所有的14个光绘文件。
31．如何调看光绘文件？及如何制作Negtive的Plane层光绘文件？
新建一个空白layout文件，File－>import－>Artwork，然后就可以在browse中选择*.art文件，Manual中选gerber 6×00。注意不要点OK，点击Load File。在调用Soldermask 时要在display pad targets前打勾。调用silkscreen层时，可能会发现没有器件名标志。这是因为在上面制作光绘文件时，Underined line width没有定义宽度，而在以前制作封装库时，silk_screen层时标注的Ref也没有定义宽度，则在调用时会不显示。另外如果想制作Negtive的光绘文件。在制作光绘文件时，Gnd和Vcc层的Plot mode选为Negative就行。
第二篇：Allegro学习总结0523
1、Allegro软件快捷键自定义功能非常好用，例如：通过输入命令：alias F zoom in就表示定义F键功能是zoom in，个人感觉要比PADS使用起来方便。用这种方法创建的快捷键是不能保存的，可以在创建时同时录制脚本，以脚本方式保存快捷键。
2、Allegro的脚本录制功能根PADS宏命令功能很相似。
3、Allegro的热焊盘定义：如果平面层采用负平面，定义热焊盘时必须定义Thermal Relief和Antipad层。创建焊盘过程与xpeditional创建焊盘过程难易程度差不多。
4、Allegro使用坐标命令绘制电路板板框方法实现起来比较方笔(在输出窗口中输入坐标值)
5、Allegro的约束管理器功能和使用方法根xpeditional极为相似。
6、Allegro中具有按照区域摆放元件功能：为便于区分模拟、数字电路，精确定位元件布局，可将电路板划分为若干个区域，Allegro将这些区域称为Room。创建好Room区域后，为每个器件分配这些区域，使用快速放置方式，把元件按照Roo区域来进行放置，可以准确、快速、高效的进行器件的放置，而PADS软件没有该功能（PADS可以安装REFDES参考位号顺序进行放置元件）。
7、Allegro的区域规则很好但是PADS没有区域规则，Xpedition具有区域规则功能。
8、Allegro中元件的对齐是参照鼠标放置在哪个元件上，就依据该元件为基准进行对齐，然而PADS软件是依据鼠标最后选择的元件为基准进行对齐。
9、Allegro中可以删除走线中的一小段、也可以实现移动走线中的一小段线，PADS软件中没有该功能。
10、Allegro学习中布线章节内容：
1、设置布线格点
2、添加连接线
3、布线命令下的Option控制面板设置
4、添加过孔和过孔的选择
5、设置盲埋孔
6、Bubble布线方式
7、Working layer Mode
8、走线基本操作—Slide/Delay Tune/Custom Smooth/Delete/Cut option
9、布线扇出
10、群组布线
11、自动布线
12、Differential pairs
13、设置查分规则
14、查分约束说明1—7
15、布线优化Gloss
16、Via Eliminate/line smoothing/centering lines/improve line entry/line fattening/converting corners/
11、Allegro可以对指定区域内的元件进行命名，PADS软件没有该功能。
12、Allegro中可以手动命名元件编号，然后PADS软件只能在ECO模式下才可以对元件重新命名。
13、Allegro可以实现使用不同的 颜色显示不同的层面的Rat(飞线)。
14、Allegro可以实现对相同的零件复制Fanout。
15、Allegro可以实现直接点选元件，即时显示该物件的Constraints设定。
16、Allegro在创建封装放置焊盘时是否有阵列功能？
17、Allegro中设置焊盘参数时，也是支持复制该层焊盘参数粘贴到其它层上，PADS VX1.2版本才支持该项功能。
18、Allegro中修改元器件管脚名称时使用起来不是很方便。
19、Allegro中格点设置、颜色、图框大小等参数都可以通过使用Script录制命令后，然后在ENV中使用alias来进行定义快捷键，重启allegro后快捷键就可以生效使用。20、Allegro中焊盘库文件组成：Flash(热风盘)、Shape(特殊形状焊盘)、anti-pad(隔离焊盘)以及Regular pad(常规焊盘)，焊盘、丝印文字、图形和边界区域，就组成了pcb封装库文件。
21、Allegro的封装库组成文件比较多，非常复杂，初学者可能会感到困惑，PADS库结构就比较简单易懂、易学习。
22、Flash库：包含文件（.fsm，.dra）,flash symbol;Shape铜皮库：包含文件（.ssm,.dra），Shape symbol；Mechanical symbol机械图形库:包含文件（.bsm、.dra）；format symbol:包含文件有（.osm,.dra），表格图形库；package symbol:包含的文件（.psm,dra），元件封装库；
23、Allegro中在焊盘创建编辑器中修改焊盘后，执行update to design,这样只是对当前设计进行更新，不保存焊盘库文件，修改内容影响标准库，如果需要更新库中相应的当前文件，需要执行先update to design,然后再保存。
24、Allegro中设置走线及摆放零件区，在Board Geometrydimension中绘制走线区（route keepin）,紧张布线区，Package keepin(摆零件)、禁止摆放区。
25、Allegro中设置format symbol、mechical symbol/flash symbol/package symbol/shape，都在执行filenew symbol来产生***.*sm文件，点击保存生成***.dra文件，即封装文件。
26、支持在BGA区域中设置在manutacturing的NO_Probe_bottom层添加相应的控制区域，禁止在bottom层添加测试点。支持预览封装库的3维视图！
27、Allegro16.5新增加功能：Associative,dimensioning,status bar updates、3D View update,intelligent PDF output,databaselocking,Downrev to16.3,zoom button in pick dialog.28、Allegro中输出光绘文件时，各层需要显示输出的内容的设置方式和PADS软件有很多大差别，要比PADS软件输出gerber文件复杂很多，不利于初学者学习。另外一种方法是通过导入模板文件的方法来输出artwork文件，这种方法操作比较简单，但是要求层数要相匹配，否则无法正常导出光绘文件。
29、在PCB中按照room属性进行元器件布局，在orcad原理图中元器件整体编辑修改，添加room属性，然后生成网表导入到PCB环境中去；在PCB环境中使用Placequick place->place by room进行元件放置。
30、Allegro约束管理器中Physical（物理规则）是设置线宽的，右键->create physical cset
31、Allegro约束管理器中Space规则设计个人觉得比xpedition中的ces设置麻烦。
32、区域约束规则设置：主要设置线宽和线间距，33、Allegro中show element命令非常好用，能清楚方便的显示出要查看对象的信息。
第三篇：研修日志学习总结
小学语文教师远程教育学习总结
今年国庆节放假前夕，接学校通知，中小学教师远程教育的学习开始了，我听后异常高兴，：这个假期那也不去了，静下心来充充电，给即将枯竭的大脑添点养分。
刚一放假，我就迫不及待地坐到电脑前打开了学习网页。我每学一门课，总是先认真地听着视频教学，再认真的看一遍文字，并及时记录下我认为重要的内容。就这样，几天长假，竟也学完了全部课程。通过此次学习，我觉得受益颇丰，为我今后的为人师表和教育教学夯实了坚厚的基础。
通过学习，更加坚定了我从教的信念。当老师是我儿时的理想，我一直也对教师职业满怀着热情。可是随着年龄的递增，教育教学任务日益繁重，逐渐侵蚀掉了原先的热情和耐心，对学生的态度也由原来的柔声细语化为简单粗暴。虽然责任心未减，可是心中已疲惫和懈怠。当我读了陶行知的的教育追求和斯霞老师的案例后，我惭愧之极，心中的倦怠感顿失。陶行知为了人民教育事业，他总是舍己为人，毫不考虑自己。为了人民的幸福，祖国的强盛，他无怨无悔。斯霞老师把爱无私的都给了学生，因为她认识到、体验到自己所从事的工作的崇高，意识到自己肩上担负着祖国和民族的未来，从而树立献身教育的坚定信念，才能做到言行一致，不论遇到什么困难，都处处为事业着想，呕心沥血，矢志不渝地为培养一代新人而默默奉献自己的一生。我作为新时代的教师，有什么理由懈怠呢？
在以后的岁月里，我一定会以高度的责任心和爱心为培养全面发展的社会主义建设者和接班人奉献我毕生的精力，以我的实际行动来践行自己的爱国豪情。
第四篇：学习日志
学习日志
北正镇中心校：刘传海
小学语文教师应创建合理的师生关系
（一）充分发挥师生双方在教学中的主动性和创造性
学生是语文学习的主体，教师是学习活动的组织者和引导者。语文教学应在师生平等对话的过程中进行。语文教学应激发学生的学习兴趣，培养学生自主学习的意识和习惯，引导学生掌握语文学习的方法，为学生创设有利于自主、合作、探究学习的环境。应尊重学生的个体差异，鼓励学生选择适合自己的学习方式。教师应确立适应社会发展和学生需求的语文教育观念，注重吸收新知识，不断提高自身的综合素养。应认真钻研教材，正确理解、把握教材内容，创造性地使用教材；积极开发、合理利用课程资源，灵活运用多种教学策略和现代教育技术，努力探索网络环境下新的教学方式；精心设计和组织教学活动，重视启发式、讨论式教学，启迪学生智慧，提高语文教学质量。
（二）教学中努力体现语文的实践性和综合性
教师应努力改进课堂教学，整体考虑知识与能力、过程与方法、情感态度与价值观的综合，注重听说读写之间的有机联系，加强教学内容的整合，统筹安排教学活动，促进学生语文素养的整体提高。重视学生读书、写作、口语交际、搜集处理信息等语文实践，提倡多读多写，改变机械、粗糙、繁琐的作业方式，让学生在语文实践中学习语文，学会学习。善于通过专题学习等方式，沟通课堂内外，沟通听说读写，增加学生语文实践的机会。充分利用学校、家庭和社区等教育资源，开展综合性学习活动，拓宽学生的学习空间。
（三）重视情感、态度、价值观的正确导向
培养学生正确的思想观念、科学的思维方式、高尚的道德情操、健康的审美情趣和积极的人生态度，是与帮助他们掌握学习方法、提高语文能力的过程融为一体的，不应该当做外在的附加任务。应该根据语文学科的特点，注重熏陶感染，潜移默化，把这些内容渗透于日常的教学过程之中。
（四）重视培养学生的创新精神和实践能力
语文教学要注重语言的积累、感悟和运用，注重基本技能训练，让学生打好扎实的语文基础。尤其要注重激发学生的好奇心、求知欲，发展学生的思维，培养想象力，开发创造潜能，提高学生发现、分析和解决问题的能力，提高语文综合应用能力。
第五篇：学习日志
限时训练，好处多多
限时训练对于学生们来说是一个挺好的方法。在规定的时间内完成规定的题目。不仅督促了学生们的学习，同时还加强了学生们的时间观念。因为高考是在规定的时间内完成规定的题目，所以限时训练是一个很好的选择。对于语文的学习更是这样。语文中的一些主观题，学生们不愿做，而限时训练就使得他们不得不做，这样可以提高学生们的表达能力，促进学生成绩的提高。
现代文阅读中让学生们学会“二指禅”
现代文阅读中的3个选择题，考题并不难，但是学生们爱丢分，这是为什么呢？学生们不细心，一些小字眼不重视，而恰恰就是这样的一个小字眼，就影响了整个试题的方向。所以，学生们老爱做错。让学生们用“二指禅”，右手指题干中的选项，左手指点原文中的出处，一个字一个字的抠，找出题干中的选项和原文不一样的地方，这样就可以找出正确答案了。这种题考的更多的是学生们的细心不细心。
让学生在生活中学习语文
现在的高中生都是住宿生，一个月才回家一次。说实话他们接触生活的机会还是很狭窄的。每天的生活就是食堂，教室，宿舍。这样单调的生活直接导致了学生们在写作文的时候无话可写，全都是大白话。他们对于生活的体悟太少了，直接就导致了学生写作成绩不高。一个农村里长大的孩子不知道小麦什么时候成熟，想想就挺可笑的，同时也感到很可怕。如果不懂得生活，那么我们学习的目的又是什么呢？看看现在的学生们，真想让他们好好地接触一下大自然，没有压力地去感受生活。提高写作成绩，提升对于生命的感悟！
应该提高学生的书写水平
当下的功利，已让很多人在追求这些的时候忘了自身素质的提高。到高中了，孩子们的书写真是不敢恭维。很多孩子们的笔顺都不对。可是孩子们却自认为自己的字很漂亮。看看古代的科举考试，书面是很重要的，每一个中举的人都会一手漂亮的小楷，而再看看小学的孩子们从一放学就是在赶作业。一直写一直写，很多孩子要到晚上9点多才能完成作业。为了速度，所以就牺牲了质量，孩子们的书写真成了问题。加上当下电脑的普及，许多孩子都以打字快为荣，很少有人重视书写。可是看一看这个世界，也只有汉字才有书法这样一种流线性的艺术美，我们不珍惜还要别人去珍惜吗？珍爱传统，保护汉字。让孩子们重视书写。
提高学生的作文审题能力
现在的学生们作文真是一个大问题。先不说表达、思想、文彩这些方面，就说学生的作文审题能力都不敢恭维。学生们在审题时总是爱犯以偏盖全，分不清主流和支流。学生们平时的阅读少，对于一段话主题的把握就不好说了，引到生活中，对于一件事的理解也往往有失偏颇，这种情况不仅在语文上有体现，对于其它的学科的审题也是问题，所以我们要加强学生们的审题练习，同时还得加强学生的阅读能力。
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