基本门电路及触发器实验
一、实验目的1．了解TTL门电路的原理、性能和使用方法；验证基本门电路逻辑功能。
2．验证D触发器；J-K触发器的逻辑功能。
二、实验内容
（一）验证以下门电路的逻辑关系
1.用与非门（00）实现与门逻辑关系：F=AB
2.异或门（86）：
3.全加器（00、86）：
（二）验证以下触发器逻辑关系
1．D触发器置位端、复位端的功能测试。
2．J-K触发器置位端、复位端的功能测试。
3．D、J-K触发器功能测试。
图3-1
JK触发器(74LS112)和D触发器(74LS74)
三、实验原理图
图3-2与门电路
图3-3异或门电路
图3-4
全加器电路
四、实验结果及数据处理
1．直接在实验原理图上标记芯片的引脚。
2．写出实验结果。
（1）与门、异或门实验结果表（用数字万用表测量高低电平1、0的电压值。）
输入
与门
异或门
A
B
F
Uo（V）
F
0
0
0
0.205
0
0
0
0.205
0
0
0.205
3.498
0
（2）全加器实验结果表
Ai
Bi
Ci
Si
Ci+1
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
（4）D触发器的功能测试
输入端
输出原态
输出次态
D
Qn
Qn+1
0
*
*
0
*
*
0
0
0
0
0
0
0
（5）J-K触发器的功能测试
输入端
输出原态
输出次态
J
K
Qn
Qn+1
0
*
*
*
0
*
*
*
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
五、思考题
1．实验用的与非门和或门中不用的输入端如何处理?
答：与非门中不用的输入端应接高电平；或门中不用的输入端可以与有用的输入端接在一起或者接地。
2．如果与非门的一个输入端接时钟，其余输入端应是什么状态时才允许脉冲通过?
答：其余输入端均是高电平时才允许脉冲通过。
3．J-K触发器Qn=0时，如果时钟脉冲CP到来后，触发器处于“1”态，J-K两端应预先分别是什么状态？
答：J端预先是1，K端预先是0
或者J，K两端预先都是1
4．J-K触发器与D触发器的触发边沿有何不同?
答：J-K触发器是下降沿触发，D触发器是上升沿触发。
点击咨询