北邮数字电路与逻辑设计实验报告

第一篇：北邮数字电路与逻辑设计实验报告

北京邮电大学数字电路与逻辑

设计实验报告

学院： 班级：

姓名：

学号：

实验一 Quartus II原理图输入法设计与实现

一、实验目的：

(1)熟悉Quartus II原理图输入法进行电路设计和仿真；(2)掌握Quartus II 图形模块单元的生成与调用；(3)熟悉实验板的使用；

二、实验所用器材：

(1)计算机；

(2)直流稳压电源；

(3)数字系统与逻辑设计实验开发板。

三、实验任务要求

(1)用逻辑门设计实现一个半加器，仿真验证其功能，并生成新的半加器图形模块单元。

(2)用(1)中生成的半加器模块和逻辑门设计实现一个全加器，仿真验证其功能，并下载到实验板测试，要求用拨码开关设定输入信号，发光二极管显示输出信号。

(3)用3线-8线译码器（74LS138）和逻辑门设计实现函数 ,仿真验证其功能，并下载到实验板测试。要求用拨码开关设定输入信号，发光二极管显示输出信号。

四、实验原理图及仿真波形图

(1)半加器

半加器原理图

仿真波形

仿真波形图分析:根据仿真波形对比半加器真值表，可以确定电路实现了半加器的功能。但我们也可以发现输出SO出现了静态功能冒险，要消除该冒险可以加入相应的选通脉冲。

（2）全加器

全加器原理图

仿真波形

仿真波形图分析 ：根据仿真波形对比半加器真值表，可以确定电路实现了全加器的功能

(2)

74138 3线-8线译码器 原理图

仿真波形图

仿真波形图分析;当且仅当ABC输入为000、010、100、111时，F=1,可知电路实现了函数。

实验二 用VHDL设计与实现组合逻辑电路

一、实验目的：

（1）熟悉用VHDL语言设计时序逻辑电路的方法；（2）熟悉用Quartus II文本输入法进行电路设计；（3）熟悉不同的编码及其之间的转换。

二、实验所用器材：

（1）计算机；

（2）直流稳压电源；

（3）数字系统与逻辑设计实验开发板。

三、实验任务要求

（1）用 VHDL语言设计实现一个共阴极7段数码管译码器；（2）用VHDL语言设计一个8421码转余三码的代码转换器；（3）用VHDL语言设计设计一个四位2进制奇校验器。

四、实验代码及仿真波形图

数码管译码器 LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY shumaguanyimaqi IS

PORT(A:IN STD_LOGIC_VECTOR(3 DOWNTO 0);

B:OUT STD_LOGIC_VECTOR(6 DOWNTO 0);

C:OUT STD_LOGIC_VECTOR(5 DOWNTO 0));END shumaguanyimaqi;

ARCHITECTURE encoder_arch OF shumaguanyimaqi IS BEGIN

PROCESS(A)BEGIN

C<=“011111”;CASE A IS

WHEN“0000”=> B<=“1111110”;--0 WHEN“0001”=> B<=“0110000”;--1 WHEN“0010”=> B<=“1101101”;--2 WHEN“0011”=> B<=“1111001”;--3 WHEN“0100”=> B<=“0110011”;--4 WHEN“0101”=> B<=“1011011”;--5 WHEN“0110”=> B<=“1011111”;--6 WHEN“0111”=> B<=“1110000”;--7 WHEN“1000”=> B<=“1111111”;--8 WHEN“1001”=> B<=“1111011”;--9 WHEN OTHERS=> B<=“ZZZZZZZ”;END CASE;END PROCESS;END encoder_arch;仿真波形图

仿真波形分析：A是输入，A0-A3是由低位到高位变化，B是数码管的各个部分，随着A输入的变化，B数码管对应译码出相应的数字显示出来。

8421码转余三码 LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

USE IEEE.STD_LOGIC_UNSIGNED.ALL;

ENTITY jxhyusanma IS PORT(A:IN STD_LOGIC_VECTOR(3 DOWNTO 0);

B:OUT STD_LOGIC_VECTOR(3 DOWNTO 0));END jxhyusanma;

ARCHITECTURE trans_ex3 OF jxhyusanma IS BEGIN

PROCESS(A)BEGIN CASE A IS

WHEN“0000”=> B<=“0011”;WHEN“0001”=> B<=“0100”;WHEN“0010”=> B<=“0101”;WHEN“0011”=> B<=“0110”;WHEN“0100”=> B<=“0111”;WHEN“0101”=> B<=“1000”;WHEN“0110”=> B<=“1001”;WHEN“0111”=> B<=“1010”;WHEN“1000”=> B<=“1011”;WHEN“1001”=> B<=“1100”;WHEN OTHERS=> B<=“ZZZZ”;END CASE;END PROCESS;END trans_ex3;仿真波形图

仿真波形分析：8421码转换余三码，由0111转换成为了1010可以看出功能已经实现，仿真验证了代码功能正确。奇校验

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;ENTITY jxhjijiaoyan IS PORT(A:STD_LOGIC;

B:STD_LOGIC;

C:STD_LOGIC;

D:STD_LOGIC;

F:OUT STD_LOGIC);END jxhjijiaoyan;

ARCHITECTURE one OF jxhjijiaoyan IS

SIGNAL n1,n2 : STD_LOGIC;BEGIN

n1<=A XOR B;

n2<=n1 XOR C;

F<=n2 XOR D;END one;仿真波形图

仿真波形分析：当ABCD为1111时，输出F为0，ABCD为1110时，输出F为1，可见奇校验功能得以实现。

实验三 用VHDL设计与实现时序逻辑电路

一、实验目的：

（1）熟悉用VHDL语言设计时序逻辑电路的方法；（2）熟悉用Quartus II文本输入法进行电路设计；（3）熟悉不同的编码及其之间的转换。

二、实验所用器材：

（1）计算机；

（2）直流稳压电源；

（3）数字系统与逻辑设计实验开发板。

三、实验任务要求

（1）用 VHDL语言设计实现一个8421十进制计数器；（2）用VHDL语言设计一个分频器；（3）将（1）、（2）和数码管译码器3个电路进行连接，并下载到实验板显示计数结果。

四、实验代码及仿真波形图

8421十进制计数器 LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY jxhshijinzhijishuqi IS PORT(clk,reset:IN STD_LOGIC;q:OUT STD_LOGIC_VECTOR(3 DOWNTO 0));END jxhshijinzhijishuqi;ARCHITECTURE a OF jxhshijinzhijishuqi IS SIGNAL q_temp:STD_LOGIC_VECTOR(3 DOWNTO 0);BEGIN PROCESS(clk,reset)BEGIN IF reset='0' THEN q_temp <=“0000”;ELSIF clk'EVENT AND clk='1' THEN IF q_temp=“1001” THEN q_temp <=“0000”;ELSE q_temp <=q_temp+1;END IF;END IF;END PROCESS;q<= q_temp;END a;仿真波形图

仿真波形图分析：8421十进制计数器随着时钟的信号进行计数，restart是复位，当复位为零的时候计数器重新计数。根据仿真结果来看，8421十进制计数器功能得以实现。

分频器

LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY jxhfenpinqi IS PORT(clk:IN STD_LOGIC;clear:IN STD_LOGIC;clk_out:OUT STD_LOGIC);END jxhfenpinqi;ARCHITECTURE a OF jxhfenpinqi IS SIGNAL temp:INTEGER RANGE 0 TO 11;BEGIN p1:PROCESS(clear,clk)BEGIN IF clear='0'THEN temp<=0;ELSIF clk'EVENT AND clk='1' THEN IF temp=11 THEN temp<=0;ELSE temp<=temp+1;END IF;END IF;END PROCESS p1;p2:PROCESS(temp)BEGIN IF temp<6 THEN clk_out<='0';ELSE clk_out<='1';END IF;END PROCESS p2;END a;仿真波形

仿真波形分析：分频器将频率分开，置零端正常工作，根据仿真波形可以看出来，分频器的功能得以正常实现。

组合电路

LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY jxhfenpinqi IS PORT(clk:IN STD_LOGIC;clk_out:OUT STD_LOGIC);END jxhfenpinqi;ARCHITECTURE behave OF jxhfenpinqi IS SIGNAL temp:INTEGER RANGE 0 TO 24999999;SIGNAL clktmp:STD_LOGIC;BEGIN

PROCESS(clk)

BEGIN

IF clk'event AND clk='1' THEN

IF temp=24999999 THEN

temp<=0;clktmp<=NOT clktmp;

ELSE

temp<=temp+1;

END IF;

END IF;

END PROCESS;

clk_out<=clktmp;END behave;

LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;

ENTITY jxhshijinzhi IS

PORT（CLK,CLEAR:IN STD_LOGIC;

Q: OUT STD_LOGIC_VECTOR(3 DOWNTO 0));

END jxhshijinzhi;

ARCHITECTURE A OF jxhshijinzhi IS SIGNAL Q_TEMP:STD_LOGIC_VECTOR(3 DOWNTO 0);BEGIN PROCESS(CLK,clear)BEGIN IF CLEAR='1'THEN

Q_TEMP<=“0000”;elsIF(CLK'EVENT AND CLK='1')THEN

IF Q_TEMP=“1001”THEN

Q_TEMP<=“0000”;

ELSE

Q_TEMP<=Q_TEMP+1;

END IF;END IF;END PROCESS;Q<=Q_TEMP;END A;

LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY jxhshumaguan IS PORT(a:IN STD_LOGIC_VECTOR(3 DOWNTO 0);

b:OUT STD_LOGIC_VECTOR(7 DOWNTO 0);

c:OUT STD_LOGIC_VECTOR(5 DOWNTO 0));

END jxhshumaguan;ARCHITECTURE seg7_arch OF jxhshumaguan IS BEGIN PROCESS(a)BEGIN c<=“011111”;CASE a IS WHEN“0000”=>b<=“01111110”;--0 WHEN“0001”=>b<=“00110000”;--1 WHEN“0010”=>b<=“01101101”;--2 WHEN“0011”=>b<=“01111001”;--3 WHEN“0100”=>b<=“00110011”;--4 WHEN“0101”=>b<=“01011011”;--5 WHEN“0110”=>b<=“01011111”;--6 WHEN“0111”=>b<=“01110000”;--7 WHEN“1000”=>b<=“01111111”;--8 WHEN“1001”=>b<=“01111011”;--9 WHEN OTHERS=>b<=“00000000”;END CASE;END PROCESS;END seg7_arch;

LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY jxhzuhedianlu IS PORT(ain:IN STD_LOGIC;bin:IN STD_LOGIC;cout:OUT STD_LOGIC_VECTOR(7 downto 0);cat:OUT STD_LOGIC_VECTOR(5 downto 0));end jxhzuhedianlu;ARCHITECTURE behave OF jxhzuhedianlu IS COMPONENT jxhfenpinqi PORT(clk:IN STD_LOGIC;clk_out:OUT STD_LOGIC);END COMPONENT;COMPONENT jxhshijinzhi PORT(clk,clear:IN STD_LOGIC;q:OUT STD_LOGIC_VECTOR(3 downto 0));END COMPONENT;COMPONENT jxhshumaguan PORT(a:IN STD_LOGIC_VECTOR(3 downto 0);b:OUT STD_LOGIC_VECTOR(7 downto 0);c:OUT STD_LOGIC_VECTOR(5 downto 0));end COMPONENT;SIGNAL d:STD_LOGIC;SIGNAL f:STD_LOGIC_VECTOR(3 downto 0);BEGIN u1:jxhfenpinqi PORT MAP(clk=>ain,clk_out=>d);u2:jxhshijinzhi PORT MAP(clk=>d,clear=>bin,q=>f);u3:jxhshumaguan PORT MAP(a=>f,b=>cout,c=>cat);END behave;端口的绑定：

端口分析：Ain是时钟信号的输入绑定了18串口，bin是置零信号绑定了20 串口，cat5-0是每个数码管各自的绑定，根据板子上的串口数字绑定，cout7-0是数码管的每一个亮的部分，根据板子上的提示串口进行绑定，根据编程可以实现让数码管显示不同的数字。电路图：

代码中是使用PORT MAP 进行连接的

u1:jxhfenpinqi PORT MAP(clk=>ain,clk_out=>d);u2:jxhshijinzhi PORT MAP(clk=>d,clear=>bin,q=>f);u3:jxhshumaguan PORT MAP(a=>f,b=>cout,c=>cat);在此图中可以看出ain接分频器的clk，分频器的clk_out接十进制译码器的CLK，bin接十进制译码器的CLEAR，十进制译码器的Q接数码管的a，数码管的b，c分别接count和cat。

实验四 数码管扫描显示控制器设计与实现

一、实验目的：

1.掌握VHDL语言的语法规范，掌握时序电路描述方法。

2.掌握多个数码管动态扫描现实的原理及设计方法。

二、实验所用器材：

1.计算机：装有Quartus软件，为VHDL语言提供操作场所。

2.直流稳压电源：通过USB接口实现，为实验开发板提供稳定电源。3.数字系统与逻辑设计实验开发板：使试验结果下载到开发板上，实现整个实验的最终结果。

三、实验任务要求

1.用VHDL语言设计并实现六个数码管串行扫描电路，要求同时显示0、1、2、3、4、5这6个不同的数字图形到6个数码管上。

2.用VHDL语言设计并实现六个数码管滚动显示电路。

（1）循环左滚动，始终点亮6个数码管，左出右进。状态为：012345→123450→234501→345012→450123→501234→012345（2）向左滚动，用全灭的数码管填充右边，直至全部变灭，然后再一次从右边一个一个的点亮。状态为012345→12345X→2345XX→345XXX→45XXXX→5XXXXX→XXXXXX→XXXXX0→XXXX01→XXX012→XX0123→X01234→012345,其中“X”表示数码管不显示。

四、实验原理

多个数码管动态扫描显示，是将所有数码管的相同段并联在一起，通过选通信号分时控制各个数码管的公共端，循环依次点亮多个数码管，利用人眼的视觉暂留现象，只要扫描的频率大于50HZ，将看不到闪烁现象。如下图10-1，是多个数码管动态扫描显示的电路连接图。

当闪烁显示的发光二极管闪烁频率较高时我们将观察到持续点亮的现象。同理，当多个数码管依次显示，当切换速度够快时，我们将观察到所有数码管都是同事在显示。一个数码管要稳定显示要求显示频率>50hz，那么6个数码管则需要50*6=300hz以上才能看到持续稳定点亮的现象。

cat1~cat6是数码管选通控制信号，分别对应于6个共阴极数码管的公共端，当catn=’0’时，其对应的数码管被点亮。因此，通过控制cat1~cat6，就可以控制6个数码管循环依次点亮。

五、代码及仿真波形图

1．实现六个数码管串行扫描电路的思路及代码： 串行数码管 library ieee;

use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity jxhchuanxing is port（clear,clk_in:in std_logic;

num:out std_logic_vector(6 downto 0);

cat:out std_logic_vector(5 downto 0));end jxhchuanxing;

architecture one of jxhchuanxing is

signal status:integer range 0 to 6;begin

process(clk_in)begin

if clear='0' then status<=0;

elsif(clk_in'event and clk_in='1')then

if status=6 then status<=1;

else status<=status+1;

end if;

end if;

end process;

process(status)

begin case status is

when 1 => num<=“1111110”;cat<=“011111”;

when 2 => num<=“0110000”;cat<=“101111”;

when 3 => num<=“1101101”;cat<=“110111”;

when 4 => num<=“1111001”;cat<=“111011”;

when 5 => num<=“0110011”;cat<=“111101”;

when 6 => num<=“1011011”;cat<=“111110”;

when others =>num<=“0000000”;cat<=“000000”;

end case;

end process;

end one;仿真波形：

仿真波形分析：由仿真波形可以看出数码管的串行显示得以实现，置零正常。随着时钟输入的变化，数码管进行串行显示。电路图：

端口连接：

Clk_in接18口，是时钟输入，cat5-0是每个数码管各自的绑定，根据板子上的串口数字绑定，num7-0是数码管的每一个亮的部分，根据板子上的提示串口进行绑定，根据编程可以实现让数码管显示不同的数字。

2．六个数码管滚动电路的思路及代码： 数码管滚动显示 library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;entity jxhgundong is port(clk:in STD_LOGIC;en: out STD_LOGIC_VECTOR(5 downto 0);z: out STD_LOGIC_VECTOR(6 downto 0));end jxhgundong;architecture quanmiegundong of jxhgundong is signal a:INTEGER RANGE 0 to 6;signal b:INTEGER RANGE 0 to 20;signal c:INTEGER RANGE 0 to 3000;signal d:INTEGER RANGE 0 to 3000;begin

p1:process(a)begin case a is when 0=>en<=“011111”;b<=c mod 12;when 1=>en<=“101111”;b<=(1+c)mod 12;when 2=>en<=“110111”;b<=(2+c)mod 12;when 3=>en<=“111011”;b<=(3+c)mod 11;when 4=>en<=“111101”;b<=(4+c)mod 12;when 5=>en<=“111110”;b<=(5+c)mod 12;when others=>null;end case;end process p1;

p2:process(clk)begin if clk'event and clk='1'then if a=5 then

a<=0;d<=1+d;else

a<=a+1;end if;if d=2999 then

d<=0;c<=c+1;end if;end if;end process p2;

p3:process(b)begin case b is when 0=> z<=“1111110”;--0 when 1=> z<=“0110000”;--1 when 2=> z<=“1101101”;--2 when 3=> z<=“1111001”;--3 when 4=> z<=“0110011”;--4 when 5=> z<=“1011011”;--5 when others=>z<=“0000000”;

end case;end process p3;

end;仿真波形：

仿真波形分析：有图可以看出，数码管滚动显示功能得以正常实现。随着时钟的输入，数码管的输出进行着滚动式变化。电路图：

端口连接图：

Clk接18口，是时钟输入，en5-0是每个数码管各自的绑定，根据板子上的串口数字绑定，z6-0是数码管的每一个亮的部分，根据板子上的提示串口进行绑定，根据编程可以实现让数码管显示不同的数字。

五、故障及问题分析

实验一

在本次实验中，由于实验较为简单，只要认真听老师讲课，细心实验，基本没有大的故障出现。出现的问题主要为 当输入频率较高时，输出结果易受器件延迟时间影响。此外，对于多输入的电路，静态功能冒险还是会存在的，在某些情况下应该加入选通脉冲来消除静态功能冒险。实验二

1.注意VHDL文件名与实体名一致，会导致编译的错误。我在实验的过程中发生过这种错误。2.在仿真波形的时候，没有合适的取好输入信号的周期，导致最终的波形超过了一个半有效周期，经老师指出进行了修改。

3.下载到板子上程序之前需要绑定串口，绑定完串口之后需要二次编译，否则功能不能实现。实验三

1.每次实验中都应该注意到VHDL的文件名应与实体名一致，如果不一致编译会报错。我在实验过程中虽然原理图设计名与工程名相同，但在其后某程序名上犯了错误，导致出错。2.在仿真波形的观察中，一定要调节好zoom一选项，缩放出便于观察的波形。3.在命名过程一定要注意规范，不要出现非法字符。4.在做10进制计数器时，由于板的固有频率为晶振的频率50兆赫兹，所以当以微秒级的时钟去自动跳变太快根本无法看清，应该加一段程序令时钟在微秒级跳变25兆次时外部时钟输出，从而令外部时钟变为秒级的，才能看见自动跳变现象。实验四

1.注意VHDL文件名和各个名字一致否则会出现编译错误。

2.板子的固有频率是50m，所以需要进行分频，数码管的实验的时候频率的高低会导致数码管显示结果的不同，要根据实际情况适当的调高调低。我在做实验的时候频率选择不合适，数码管显示不好。

3.时钟信号是高频有效还是低频有效，需要注意，我实验的时候没有太搞清楚。

4.数码管的滚动显示的时候总是出错，经过检查，是下载之前绑定串口有误，还有分频并不合适。最终实验时候时间有限，验收的是数码管的串行。

六、总结和结论

总结：

实验一：实验一是进行了简单的图形连接来进行电路的实现，总体来说较为简单，但是要注意元器件的调用，还有连接的规范，使得连接出来的电路清晰明了，简单美观。仿真的时候注意总时间的选取和输入变量的周期。

实验二：实验二是第一次进行VHDL编程，需要注意的是文件名和各个实体名一致否则会导致编译的错误。然后在仿真的时候注意总时间的选取和输入变量的周期，还有就是要会看出来自己的仿真波形是否是正确的。在下载到板子上程序之前注意串口的绑定和绑定之后逇二次编译，这次实验让我们了解了VHDL语言以及其数字电路的实现。

实验三：实验三是十进制计数器和分频器，这两个实验较为简单，由于有之前的基础在，所以比较容易实现，就是注意文件名要一致，仿真的时候注意总时间的选择以及各个变量的周期。而最后的组合电路比较难，注意上层的设置。将三个分别得电路组合在一起注意连接函数PORT MAP，还有各个端口的连接，最后下载到板子上注意串口的绑定，还有绑定之后的二次编译。最后实现功能的时候要知道时钟信号的有效频率还有就是复位。

实验四：经过之前的基础，实验四比较难，代码需要更加用心的编写。还有频率的设定需要经过实验时候的情况进行调整。这次实验我做的并不是那么的顺利，经过反省，我了解数码管有关的知识，还有串行和滚动的代码，经过努力，可以实现实验的内容。在实验的时候注意文件名的一致，仿真时候的总时间和各个变量的周期，最后下载的时候注意串口的绑定还有绑定之后的二次编译。这次最终的实验收获良多，还要虚心进行学习。老师的指责也是正确的，要对实验严谨认真。

结论： 数电实验是有关于模块的链接，VHDL的编程能力的锻炼，经过这次试验，我了解了Quartus II的使用，图形工具的使用以及VHDL的编程能力得到了很好的历练。

在这个实验课程中，经过老师的悉心教导，我们学习到了软件的使用，经过四次的实验，我们可以较为熟练的运用Quartus II的图形和VHDL语言编程来设计电路，并可以通过仿真来验证我们的电路是否正确。我们通过绑定串口之后把程序下载到板子上可以实现我们的电路的功能，在下载之前注意要进行二次编译。而且在实验三里的第三个实验，我们在验收的时候，要熟练地可以拨动开关实现零到九的变换。

老师虽然对我们很严厉，但是我们这样才能学习到更多的东西，有了更多的进步空间。

第二篇：数字电路与逻辑设计实验报告

实验 报告书

课程名称

数字电路与逻辑设计

专

业

计算机科学与技术

班

级

姓

名

刘

腾

飞

学

号

09030234

指导教师

王

丹

志

成绩

2010年 年 11月 月 10 日

实验题目：

译码器、数据选择器及其应用

一、实验目的 1、掌握中规模集成译码器与数据选择器的逻辑功能与使用方法

2、熟悉数码管的使用 3、学习用数据选择器构成组合逻辑电路的方法 二、实验原理 1 1、中规模集成译码器 74 LS 138

74LS138是集成3线－8线译码器，在数字系统中应用比较广泛。图-1是其引脚排列。其中 A2、A1、A0为地址输入端，0Y～ 7Y为译码输出端，S1、2S、3S为使能端。

图-1 74LS138真值表图-2如下：

图-2 74HC138工作原理为：当S1=1，S— 2+S — 3=0时，器件使能，电路完成译码功能，输出低电平有效。当S=0，S— 2+S — 3=X时，或S1=1, S— 2+S — 3=1,译码器被禁止，所有输出同时为1 2 2、双4 4 选1 1 数据选择器

74LS153 ?

所谓双4选1数据选择器就是在一块集成芯片上有两个4选1数据选择器。引脚排列如图-3所示，功能表如图-4所示。

图-3

输入 输出 S—

A1 A0 Q 1 0 0 0 0 X 0 0 1 1 X 0 1 0 1 0 D0 D1 D2 D3 图-4

1S—、2S — 为两个独立的使能端；A1、A0为两个公用的地址输入端；1D0~1D3和2D0~2D3分别为两个4选1数据选择器的数据输入端；Q1、Q2为两个输出端。

当使能端1S—（2S —）=1时，多路开关被禁止，无输出，Q=0。

当使能端1S—（2S —）=0时，多路开关正常工作，根据地址码A1、A0的状态，将相应的数据D0~D3送到输出端Q。3、8 8 选1 1 数据选择器 74LS151

74LS151为互补输出的8选1数据选择器，引脚排列如图-5所示，功能表如图-6所示。

图-5

图-6 选择控制端（地址端）为A2~A0，按二进制译码，从8个输入数据D0~D7中，选择一个需要的数据送到输出端Q，S— 为使能端，低电平有效。

使能端S— =1时，不论A2~A0状态如何，均无输出，多路开关被禁止。

使能端S— =0时，多路开关正常工作，根据地址码A2、A1、A0的状态选择D0~D7中某一个通道的数据输送到输出端Q。

三、实验设备及器件 ●

硬件：PC机一台 ●

软件：QuartusⅡ5.0集成开发环境 四、实验内容 1.使用74LS138实现逻辑函数 F=A’B’C’+AB’C’+ABC 2.使用74LS151实现逻辑函数 F=AB’+A’B+AB 3.使用74LS153实现逻辑函数 F=A’BC+AB’C+ABC’+ABC

五、实 验过程 1、使用74LS138实现逻辑函数 F=A’B’C’+AB’C’+ABC ① 由74LS138功能表（图-1）可知电路图连接如图-7所示

图-7 ② 经编译检查无错（图-8）

图-8

③ 对其进行仿真，设置好一定仿真时间区域与输入波形后启动仿真器得仿真结果如图-9

图-9 2、使用74LS151实现逻辑函数F=AB’+A’B+AB

①将输入变量C、B、A作为8选1数据选择器的地址码A2、A1、A0。使8选1数据选择器的各个数据输入D0~D7分别与函数F的输出值一一对应，即A2A1A0=CBA、D0=D2=D3=0、D0=D4=D5=D6=D7=1则输出Q便实现了函数AB’+A’B+AB接线图如图-10

图-10 ②经编译检查无错（图-11）

图-11 ③对其进行仿真，设置好一定仿真时间区域与输入波形后启动仿真器得仿真结果如图-12

图-12 3、使用74LS153实现逻辑函数 F=A’BC+AB’C+ABC’+ABC

①函数F有3个输入变量A、B、C，而数据选择器有2个地址端A1、A0少于数据函数输入变量个数，在设计时可任选A接A1，B接A0。接线如图-13

图-13

②经编译检查无错如图-14

图-14 ③对其进行仿真，设置好一定仿真时间区域与输入波形后启动仿真器得仿真结果如图-15

图-15 六、实验心得 通过这次试验，我熟练掌握了74LS138译码器、74LS151和74LS153数据选择器的使用特点和方法。加强了对这些知识的了解，熟练掌握了QuartusⅡ5.0集成开发环境的使用。

第三篇：数字电路与逻辑设计教学大纲

《数字电路与逻辑设计》教学大纲

适用专业：通信工程、信息工程、自动化、测控技术与仪器、电气工程及其自动化 课程类别：专业基础课 先修课程：电路原理 总 学 时：66 学

分：3 考核方式：考试

一、课程的性质与任务

本课程是信息工程、通信工程、自动化、测控技术与仪器和电气工程及其自动化专业学生必修的技术基础课程，是一门实践性很强的课程。通过本课程的学习，使学生掌握数字逻辑和数字系统的基础知识、基本分析方法和设计方法，培养使用标准逻辑器件的能力，初步了解可编程器件的知识，为深入学习后续课程和从事数字技术实际工作打下良好基础。

二、课程内容、基本要求与学时分配

1、绪论（2学时）

了解数字信号与模拟信号的定义与区别； 掌握各种数制间的转换； 了解常用的各种码制； 了解数字电路的分类；

2、逻辑函数及其化简（6学时）掌握布尔代数的运算规则；

掌握逻辑变量与逻辑函数的表示方法； 掌握逻辑函数的公式法化简法；

掌握卡诺图的绘制方法和用图解法化简逻辑函数；

3、集成逻辑门（6学时）

了解晶体管的开关特性；

了解TTL集成逻辑门的外部特性； 了解CMOS集成逻辑门的外部特性；

4、组合逻辑电路（8学时）掌握组合逻辑电路的分析方法；

掌握用逻辑门电路设计组合逻辑电路的方法； 掌握用中规模集成电路设计组合逻辑电路的方法； 了解组合逻辑电路的冒险现象；

5、触发器（8学时）

掌握各类触发器的特征方程和功能描述方法； 掌握基本触发器和钟控触发器的工作原理； 了解主从触发器和边沿触发器的工作原理；

6、时序逻辑电路（8学时）

掌握同步、异步时序逻辑电路的分析方法； 了解常用集成时序逻辑器件的使用方法；

掌握用小规模IC器件和中规模IC器件设计同步时序逻辑电路的方法； 了解异步时序逻辑电路的设计方法。

7、半导体存储器（2学时）

了解随机存取存储器和只读存储器的工作原理； 掌握随机存储器的扩展方法；

了解用只读存储器设计组合逻辑函数的方法；

8、可编程逻辑器件及其应用（2学时）

初步了解可编程逻辑阵列、通用阵列逻辑（GAL）、复杂可编程逻辑器件（CPLD）、现场可编程门阵列（FPGA）的结构特点和工作原理

9、脉冲单元电路（2学时）了解自激多谐振荡器的工作原理； 了解单稳触发器的功能；

了解555时基电路的结构特点和应用；

10、模数转换器和数模转换器（4学时）了解数模转换器和模数转换器的基本原理； 了解常用数模转换器和模数转换器的特性

本课程的理论教学时数为48学时，2.5学分。

三、课程的其他教学环节

本课程安排有实验教学环节18学时，0.5学分。

四、参考教材

1、《数字电子技术》庞学民主编 清华大学出版社 2005年

2、《数字电路逻辑设计》王毓银主编 高等教育出版社 1999年

3、《电子技术基础》数字部分（第四版）康华光主编 高等教育出版社 2000年

4、《数字逻辑与数字系统》白中英、岳怡、郑岩编著 科学出版社 1998年

五、说明

本课程在教学方法上采用讲授理论与实验动手相结合的形式进行，以便学生更好的理解所学的理论知识。在理论教学过程中，要注重方法的讲解，以提高学生分析问题、解决问题的能力。

大纲执笔人：刘炜

大纲审定人：张广忠 2006年3月31日

第四篇：《数字电路与逻辑设计》考试大纲

《数字电路与逻辑设计》考试大纲

（一）基本要求

1.掌握二进制、八进制、十进制、十六进制及其转换方法，掌握常用编码及其表示十进制数的方法，掌握逻辑代数的逻辑运算、公式和规则，掌握逻辑函数及其表示方法，掌握逻辑函数的化简方法；

2.掌握TTL、CMOS逻辑门的逻辑功能、电气特性、应用和使用注意事项；

3.掌握组合逻辑电路的特点，掌握用传统方法分析和设计组合逻辑电路，重点掌握常见中规模组合逻辑器件（MSI）（译码器、数据选择器、运算电路）的逻辑功能和应用，了解组合逻辑电路中的冒险现象；

4.掌握触发器的分类和逻辑功能，重点掌握主从型、边沿型触发器的特点和应用；

5.掌握时序逻辑电路的特点，掌握时序逻辑电路的分析方法和设计方法，重点掌握常见中规模时序逻辑器件（MSI）（CT74160、CT74161、CT74163、CT7490、CT74194）的逻辑功能和用SSI、MSI器件构成任意模值计数分频器的方法；

6.熟悉半导体存储器（SAM、ROM、RAM）的结构特点、工作原理和扩展方法，掌握ROM、PROM阵列在组合逻辑设计中的应用；了解可编程逻辑阵列（PLA）实现组合和时序逻辑的方法；

7.掌握脉冲信号和脉冲电路的特点，掌握施密特触发器，单稳态触发器和多谐振荡器等脉冲电路的应用，掌握用555定时器构成的施密特触发器，单稳态触发器和多谐振荡器等脉冲电路的工作原理、波形分析及主要参数的估算。

（二）指定参考书：

《数字电路与逻辑设计》 邹虹主编 人民邮电出版社 2008

第五篇：《数字电路与逻辑设计》(网络)教学大纲

《脉冲与数字电路》教学大纲（计算机类）

一、课程性质、地位和作用

《脉冲与数字电路》是通信专业、电子工程专业的一门重要专业技术基础课，属核心必修课。本课程理论严谨、实践性和应用性强。其任务在于研究数字逻辑电路和脉冲电路的基本概念、基本理论和电路的分析与设计方法，为后续课程提供必要的理论基础，并为学生毕业后从事日新月异发展的数字电子科学技术提供一定的适应能力与基础。

二、课程教学对象、目的和要求

计算机类专业课程教学目的及要求：

（一）从内容上，应使学生牢固掌握各种进制数的相互转换；数字系统中常用的编码；逻辑代数的基本公式、定理及运算规则；逻辑函数的公式法和卡诺图法化简；中小规模组合逻辑电路、时序逻辑电路的分析与设计方法。了解常用集成逻辑器件、可编程逻辑器件、存储器及模数与数模转换器的功能及其应用等内容。

（二）从能力方面，应使学生在学习本课程理论知识的同时，重视和加强实践训练，注重应用能力的培养，使理论和实践紧密结合，在实践训练中逐步学会分析、查寻和排除故障的方法，培养正确选用集成器件进行逻辑设计和解决实际问题的能力。

（三）从教学方法上，着重基本概念的解释，引导学生正确应用所学知识，分析和解决实际问题。

三、相关课程及关系

本课程的先修课程包括“电路分析基础”、“电子线路”等，本课程的学习应在学生掌握一定电子电路知识的基础上进行。与此同时，本课程为后续的“单片机”、“EDA”、“微机接口技术”、“数字信号处理”等课程打下了必要的理论基础。

四、课程内容及学时分配（*表示不作主要要求）

总学时：56学时

（一）数制与编码：3学时

1、数的各种进制及相互转换

2、数子系统中的常用编码

—1—

3、二进制数的负数表示法（原码、反码、补码）

要求学生掌握：不同数制间的相互转换、常用编码及二进制数的负数表示法。

（二）逻辑代数基础：10学时

1、逻辑代数的基本公式和运算规则

2、逻辑函数及其表示方法

3、逻辑函数的公式化简法

4、逻辑函数的卡洛图化简法

要求学生理解：最小项和相邻项的意义；最大项与最小项关系及性质；任意项、约束项、无关项的概念。掌握：逻辑代数中的基本逻辑运算、基本定律、基本公式和用卡诺图。重点掌握：逻辑函数的公式法和卡洛图法化简。

（三）集成逻辑门：4学时

1、基本逻辑门电路

2、TTL集成逻辑门

3、*CMOS集成逻辑门

4、*TTL电路与CMOS电路的接口

要求学生了解：二极管、三极管的开关特性及分立元件门电路；各类集成逻辑门电路使用中应注意的问题。掌握：TTL集成逻辑门的逻辑功能、外特性及相关参数；CMOS集成门逻辑门的逻辑功能及特点。

（四）组合逻辑电路：10学时

1、组合逻辑电路分析（SSI、MSI）

2、组合逻辑电路设计（SSI、MSI）

3、常用集成组合逻辑器件

4、*组合电路的竞争冒险

要求学生了解：组合逻辑电路的竞争冒险产生的原因和消除的方法；掌握：组合逻辑电路分析（SSI、MSI）；常用集成组合逻辑器件的功能、应用及函数表达式；SSI设计组合逻辑电路的方法（输入端只允许有原变量，器件数最少（补充））。重点掌握：MSI设计组合逻辑电路的方法（比较法、扩展法、降维图法（补充））。

（五）集成触发器：：8学时

1、基本触发器（同步R-S、D、J-K、T、T）

—2—

2、主从触发器（R-S、J-K）

3、边沿触发器（R-S、D；J-K；传输门构成的边沿触发器）

4、不同类型触发器的相互转换

要求学生深刻理解：同步触发器的空翻现象；同步清零与异步清零；主从JK触发器的一次翻转现象；不同类型触发器的工作原理及各自的特点。牢固掌握：同步、主从、边沿触发器的逻辑功能、特性表、特性方程、状态图及时序波形的画法。

（六）时序逻辑电路：12学时

1、时序逻辑电路概述

2、时序逻辑电路分析（同步、异步）

3、同步时序逻辑电路设计

4、*异步时序逻辑电路设计

5、*序列信号发生器

要求学生深刻理解：数码寄存器、移位寄存器、加法计数器、减法计数器、移存型计数器的定义及工作原理。牢固掌握：同步、异步时序电路的特点、功能描述和分析方法；同步时序电路的设计，中规模集成器件实现任意模值计数（分频）器）。

（七）数模和模数转换器：4学时

1、D/A转换器

2、A/D转换器

要求学生了解：D/A、A／D转换器的电路结构、工作原理及性能指标。

（八）半导体存储器：4学时

1、顺序存取存贮器（SAM）

2、随机存取存储器（RAM）

3、只读存储器（ROM）

要求学生了解：各类存储器的电路结构和工作原理；用ROM 实现组合逻辑函数的方法。掌握：存储器容量的字扩展和位扩展方法。

（九）可编程逻辑器件：2学时

1、可编程逻辑器件（PAL）

2、通用阵列逻辑(GAL)

3、*现场可编程门阵列（FPGA）

—3—

4、*在系统可编程逻辑器件（ISP-PLD）

要求学生了解：可编程逻辑器件的基本结构和工作原理。

五、实践教学环节

《脉冲与数字电路》单独开设实验课，本大纲仅适用于理论课程。

六、作业（习题）要求

要求每章节结束后布置相应的作业，作业量以中等程度学生在二小时左右完成为宜。

七、考核

本科课程采用闭卷考试，内容包括教学大纲所列全部内容，以大纲所列重点为主。

八、教材与主要参考书

（一）推荐使用教材： 杨志忠主编

《数字电子技术基础》

高等教育出版社

（二）主要参考书目： 阎石主编

《数字电子技术基础》

高等教育出版社

王毓银编

《数字电路逻辑设计》

高等教育出版社 刘宝琴编

《数字电路与系统》

清华大学出版社

—4—