数字电子技术 研究性教学 抗干扰、驱动、噪声和匹配问题对数字系统的影响（共五篇）

第一篇：数字电子技术 研究性教学 抗干扰、驱动、噪声和匹配问题对数字系统的影响

抗干扰、驱动、噪声和匹配问题对数字系统的影响

指导教师：朱明强

电子信息工程学院

通信1009 10211159高子豪 10214055曹伟娜

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目录

1数字系统中的抗干扰问题..............................................................................................................................2 1.1干扰的主要原因........................................................................................................................................2 1.2干扰对数字系统的影响..........................................................................................................................2 1.3干扰的主要类型........................................................................................................................................3 1.4干扰的主要传输途径...............................................................................................................................5 1.5抗干扰的主要方法...................................................................................................................................5 1.5.1抑制干扰源..........................................................................................................................................6 1.5.2切断干扰传播路径............................................................................................................................7 1.5.3提高敏感器件的抗干扰性能.........................................................................................................8 1.6抗干扰的主要措施...................................................................................................................................8 1.6.1器件使用时的抗干扰措施..................................................................................................................8 1.6.2电路设计时的抗干扰措施..................................................................................................................8 1.6.3印制板设计时的抗干扰措施..............................................................................................................9 2数字系统中的驱动问题..................................................................................................................................9 2.1数字系统中驱动能力的定义.................................................................................................................9 2.2提高电路驱动能力的措施...................................................................................................................10 3.数字系统中的阻抗匹配问题.......................................................................................................................10 3.1阻抗匹配及其对保证信号完整性的影响.......................................................................................10 3.2阻抗匹配的常用方法.............................................................................................................................12 3.2.1并联终端匹配...................................................................................................................................12 3.2.2串联终端匹配...................................................................................................................................13 4.总结......................................................................................................................................................................13 5.参考文献............................................................................................................................................................13 抗干扰、驱动、噪声和匹配问题对数字系统的影响

高子豪 曹伟娜 电子信息工程学院 通信1009 指导老师 朱明强

摘要：本文介绍了数字系统中噪声干扰的主要原因，简述了干扰的主要类型及造成的影响，列举了相应的应对方法。简述了电路驱动能力以及阻抗匹配对数字系统的影响。并用相关的仿真结果体现了上述理论的实际影响。

关键词：抗干扰 驱动能力 噪声 阻抗匹配 数字系统

前言：随着高科技领域的进步，超大规模集成电路的发展，半导体器件速度的加快，高速数字电路系统的应用越来越广泛，如基于微机的高速数据采集系统等。与此同时，为了获得稳定可靠的高速数字电路系统，信号完整性在显得越来越重要，然而电磁兼容、噪声干扰问题也变得越来越突出。在保证信号完整性的措施中，抵抗噪声干扰成为了重要部分，同时阻抗匹配问题也有着重要地位。同时为了确保系统的稳定，我们还需要在设计中考虑电路的驱动能力。以上几点是一个优质的电路在设计过程中必须重视的问题。

1数字系统中的抗干扰问题

1.1干扰的主要原因

我们都希望设计的设备工作可靠，不会被其它设备干扰，也不会干扰其它设备。但是，由于电气噪声和电磁干扰几乎无处不在，所以，我们设计的产品往往达不到这些目标。

一般来讲du/dt，di/dt比较大的地方是干扰源。高速数字电路的干扰主要来源于微处理器、发送器、瞬态电源、交流电源、继电器、雷电、电机、可控硅、高频时钟、静电的泄放等。在含有微处理器数字系统中，时钟电路是最大的宽带噪声源，其噪声分布在整个频带内。当半导体速度加快和频率升高时，这些电路能产生高达300MHz的谐振干扰，因此必须将其滤掉。

1.2干扰对数字系统的影响

噪声等干扰最直接的影响是会数字系统中各点的电平，当干扰超过一定限度时，将导致错误，使输出严重失真或者造成严重的逻辑错误。

以TTL与非门为例。其电压传输系数如图1.2.1所示。

图1.2.1 TTL与非门输入输出特性曲线 其中UOH为输出高电平，UOL为输出低电平。UON为输入高电平电压，UOFF为输入低电平电压。当噪声干扰超过一定限度时，将产生逻辑错误，如图1.2.2所示。

图1.2.2 TTL与非门噪声容限

其中UNL为低电平噪声容限，UNH为高电平噪声容限。当噪声干扰超过噪声容限时，将产生逻辑错误。因此，抑制噪声干扰是设计和使用中必须考虑的问题。

1.3干扰的主要类型

干扰类型通常按干扰产生的原因、干扰模式和噪声的波形性质的不同的划分。干扰按干扰原因分类可分为电源噪声干扰、空间干扰(即场干扰)和传导干扰。其中电源噪声干扰有过压、欠压、浪涌电压、尖峰电压等。传导干扰则是通过与系统相连接的导线传播到敏感器件的干扰。空间干扰都通过电磁波辐射窜入系统。

按噪声干扰模式的不同可分为共模干扰和差模干扰。

按噪声的波形性质分类可分为持续噪声，偶发噪声等。

过渡干扰：

逻辑电路在动态工作时，因逻辑元件传输时间影响而引起的内部干扰称为过渡干扰。过渡干扰都和电路内部的竞争冒险现象以及可能出现的中间过渡状态有关。过渡干扰容易造成电路逻辑关系混乱、控制失灵、甚至完全破坏电路的正常工作。在电路中可以加一电容进行滤除，如图1.3.1所示。

图1.3.1 由于冒险现象造成的过渡干扰示意图

线间串扰：

由邻近信号线感应而产生的干扰。当两条线或两条以上较长的导线相互并行而又靠得很近时，其中任一导线上的信号将在其它导线上产生干扰。传输线间的相互串扰是数字系统中最难预测和最难控制的不可靠因素之一，所以设计时必须加以充分考虑。线间串扰现象如图1.3.2所示。

图1.3.2 线间串扰示意图

对于不同间距的线间串扰的仿真如图1.3.3所示。

图1.3.3 不同间距导线的线间串扰仿真结果

可见两线之间的间距越小串扰越大，所以在实际高速PCB布线时应尽量拉大传输线间距或在两线之间加地线来隔离。辐射干扰：

由于空间电磁波的辐射而引入的干扰。如图1.3.4所示。

图1.3.4 辐射干扰示意图

共模干扰和差模干扰：

共模干扰和差模干扰是一种比较常用的分类方法。如图1.3.5所示。共模干扰是信号对地的电位差。共模电压可通过不对称电路转换成差模电压，它会直接影响测控信号，造成元器件损坏(这就是一些系统I/O模件损坏率较高的主要原因)。差模干扰主要是指作用于信号两极之间的干扰电压，其中最主要的是空间电磁场在信号间耦合感应及不平衡电路的转换共模干扰所形成的电压，它会直接叠加在信号上，影响测量与控制精度。

图1.3.5 共模干扰和差模干扰示意图

传输线导致的干扰：

信号线加长后，由于传输线的等效电阻、电感和电容增大，传输线效应明显加强，波形出现振荡现象，如图1.3.6所示。因此在高频PCB布线时除了要接匹配电阻外，还应尽量缩短传输线的长度，保持信号完整性。

图1.3.6 不同长度的传输线上干扰仿真结果

1.4干扰的主要传输途径

导线耦合：

噪声进入电路更明显的方法是通过导体，如果导体通过一个有干扰的环境，它将感应出干扰噪声并传到电路各处。例如噪声通过电源引入系统。一旦噪声从电源线上产生出来，它将传至所有需要该电源的电路，如图1.4.1所示。

图1.4.1 导线耦合示意图

共模阻抗耦合：

噪声耦合也可通过共模阻抗而产生。两个电路共用一根导线以获得电源电压和接地回路。如果A支路突然需要更高的电源，则B支路的电压将会由于共用电源和两回路之间的阻抗而降低。这种耦合效应可由减小共模阻抗来降低。不幸的是，电源的阻抗耦合对电源来说是无法减小的，对于地回路也是如此，A支路流过的数字回路电流会在回路的共模阻抗上产生高频数字噪声，它使B支路的回路发生地电位的起伏，一个不稳定的地会严重地影响电路的性能。例如A/D转换器。

1.5抗干扰的主要方法

形成干扰的基本要素有三个：干扰源，传播途径与敏感器件。

干扰源指产生干扰的元件、设备或信号，用数学语言描述如下：du/dt，di/dt大的地方就是干扰源。如：雷电、继电器、可控硅、电机、高频时钟等都可能成为干扰源。传播路径指干扰从干扰源传播到敏感器件的通路或媒介。典型的干扰传播路径是通过导线的传导和空间的辐射。

敏感器件指容易被干扰的对象。如：A/D、D/A变换器，单片机，数字IC，弱信号放大器等。抗干扰设计的基本原则是：抑制干扰源，切断干扰传播路径，提高敏感器件的抗干扰性能。

抑制干扰源就是尽可能的减小干扰源的du/dt，di/dt。这是抗干扰设计中最优先考虑和最重要的原则，常常会起到事半功倍的效果。减小干扰源的du/dt主要是通过在干扰源两端并联电容来实现。减小干扰源的di/dt则是在干扰源回路串联电感或电阻以及增加续流二极管来实现。

1.5.1抑制干扰源

合理的PCB板布局： 在布线之前，必须注意元件在PCB上的合理布局，高速数字电路以及其它产生噪声的电路(如继电器、大电流开关等)必须分开，以使子系统之间的耦合降至最小。当摆放元件时，必须注意子系统之间的可能布线，包括时钟和晶振电路。一个有效的布局方案应当检查潜在的电磁兼容(EMI)问题，反复检查和修正布局，直到所有EMI的风险都已找到。

合理的地的布局：

没有什么比具有一个可靠而完善的电源系统对一个电路的系统设计更重要的了，地线布局尤其关键。事实上，地是所有良好的PCB设计的基础，多数EMI问题可通过使用实用而有效的布局方法来解决。理解产生地线噪声的机制对于减小地线干扰至关重要，所有地线都有阻抗，和所有电路一样，电流必须流回其源点，电流通过地线上的有效阻抗将产生一个电压降，这些电压降就是地线系统干扰的原因。当系统频率升高时，地线上的干扰也将增大。基本电路理论指出：导体上电流的变化乘以电感将等于电压。

在高频数字系统中，晶体管的导通与关断将产生电流的尖峰，快速系统将产生更大的尖峰电压，噪声还会通过共用的阻抗耦合至其它电路中。

良好的地线系统的优点是除了能减少设计时间以外，还能抑制干扰，而且不需要额外的电路板成本，其基本目的是减少由于地线而导致的噪声电压。无噪声的地回路不应与含有噪声的地回路连接在一起？应当使信号具有低阻的地回路。多数基于微控制器的系统含有高频数字逻辑和低端的模拟电路，一些系统甚至还有产生噪声的继电器和大电流开关，这些电路应该隔离，各自的地线不能混叠，只有相类似的电路才能放在一起。

高速数字电路必须为所有信号提供一个低阻回路，设计地线时应当包括尽可能多的异行通道到地，这可以减少地线回路的电感，这一思想推到极限，将会产生一个地平面，尽管它是最优的，但这将会增加多层PCB的成本。如果地平面不经济，可以考虑用单点接地，单点接地形成星形接地，将所有地线接到一个终结点，这一方法减少了共模阻抗使这一努力还是值得的。

导体电感与其直径的对数成反比，而与其长度成正比，为了减少电感，使用尽可能短而粗的导线，布线时使用45°角的转换而非90°角以减少传输反射。

集成电路(IC)去耦： 当一个逻辑门开关时，在电源线上会产生瞬息电流，通过电流的阻抗会产生压降。电源线上的阻抗可以通过一个电源平面而减少，同时用低速逻辑可以减小开关速度，从而减小电流突变而产生在电源线上的干扰电压，这些方法对于高速数字电路的性能指标来说是不能接受的，但IC所需电流可由附近的去耦电容提供，这不但减少了电源线的负担同时还可以滤除电源系统的干扰。

高频、低电感的圆柱玻璃或多层陶瓷电容可用来为IC去耦，将电容臵于与IC尽可能近的地方，使VCC与GND形成一个环络。如果PCB有表面安装元件，应使电容在VCC与GND 之间。

突变的去耦电容常常耗尽其储存的电荷，因此需要充电，这可通过使用大容量电容来完成，其容量并不重要，但它必须能为15到20个IC充电，若PCB上IC过多，则大容量电容应放在PCB板上周围，以提供足够的电荷。

基于微控制器的系统，用一个大电容对电源去耦已足够，大去耦电容应当尽量放在离PCB的电源端较近的地方，还应使用一个电容对高频噪声进行去耦，这一电容也应放在靠近电源的地方。

合理的信号布局：

在电源与地线布局完成以后，对信号线也要进行合理布局，在布混合信号板时，不要将数字与模拟信号混在一起，尽量先布敏感的信号，并注意潜在的耦合路线。

在微控制器系统中最敏感的信号是时钟，系统和中断线。振荡器在开始时尤为敏感。不要让它们与大电流的开关信号线平行，它们会被电磁交叉耦合信号所干扰，从而破坏系统的正常工作，时钟也会受干扰而变得混乱，并使整个系统失去同步。由于计算机正常工作所需要的定时器依靠时钟，所以不要指望它们能不受电磁干扰的影响。最好让大的干扰源离开PCB板，并将微控制器放在靠近地线的地方，同时使走线短一些。

导体或陶瓷谐振器时钟内的射频电路，它必须减少放射和提高抗干扰性，最好要使其靠近微控制器。若连线比较长，要将其平放在板上并使外壳接地。晶振电路的地应使用尽量短的走线连在元件的地线引脚上。电源与地线引脚应直接连在电源接线柱上。

1.5.2切断干扰传播路径

按干扰的传播路径可分为传导干扰和辐射干扰两类。

传导干扰是指通过导线传播到敏感器件的干扰。高频干扰噪声和有用信号的频带不同，可以通过在导线上增加滤波器的方法切断高频干扰噪声的传播，有时也可加隔离光耦来解决。电源噪声的危害最大，要特别注意处理。

辐射干扰是指通过空间辐射传播到敏感器件的干扰。一般的解决方法是增加干扰源与敏感器件的距离，用地线把它们隔离和在敏感器件上加蔽罩。

切断干扰传播路径的常用措施有： 隔离噪声源：

在与噪声源其他元件之间应添加隔离电路(如增加π形滤波电路)，控制噪声源。合理放臵晶振：

注意晶振布线，用地线把时钟区隔离起来，晶振外壳接地并固定。

合理的电路布局：

对电路板进行合理分区，对强、弱信号，数字、模拟信号分区。尽可能把干扰源与敏感元件远离。用地线把数字区与模拟区隔离，数字地与模拟地要分离，最后在一点接于电源地。A/D、D/A芯片布线也以此为原则。数字电路和大功率器件的地线要单独接地，以减小相互干扰。大功率器件尽可能放在电路板边缘。

使用抗干扰元件：

在易受干扰的地方使用抗干扰元件。如磁珠，磁环，电源滤波器，屏蔽罩，可显著抑制噪声的传输。1.5.3提高敏感器件的抗干扰性能

提高敏感器件的抗干扰性能是指从敏感器件这边考虑尽量减少对干扰噪声的拾取，以及从不正常状态尽快恢复的方法。

采用差分信号传输可以大幅提高抗干扰能力。差分信号有很强的抗共模干扰能力，能大大延长传输距离。图1.5.3.1是差分信号在长距离传输时的仿真波形，从仿真结果看，接收端的波形除了有延迟外，波形保持完好。

图1.5.3.1 查分码编码信号及解码信号仿真结果

1.6抗干扰的主要措施

1.6.1器件使用时的抗干扰措施

器件的选择：对于数字集成电路，通常噪声容限越高，传输延时越大，其抗干扰性能越好。因此CMOS要比TTL集成电路的抗干扰性能好。

负载的控制：当某种集成电路输出所带的负载电路超过规定的扇出时，会使电路输出的高电平值降低，低电平值升高，从而导致电路的噪声容限降低，容易受干扰影响。所以在器件使用时应注意控制电路的输出负载不要超过所规定的扇出。并应尽量留有余地。空端的处理：不用的集成电路输入和控制端容易通过分布电容进入端子对电路产生干扰。因此不用的输入和控制端应接上合适的逻辑电平。

1.6.2电路设计时的抗干扰措施

电路状态转换引起的振荡及其抑制：通常TTL和CMOS 电路在状态转换瞬间, 会成为一个具有很高增益的放大器。当输入波形在阈值附近有缓慢变化或很小波动时，就会被放大，使输出波形的边沿产生很大振荡。这种振荡造成会下级电路的误触发。

抑制这种干扰的办法有两种，一是对输入波形前后沿时间较长的信号应加一级斯密特电路整形，将输入波形的前后沿变陡。二是避免利用微分电路直接产生脉冲作触发信号。电路延迟不同引起的毛刺及其消除：由于信号经各支路传输的延时不同, 逻辑运算后会产毛刺，形成干扰。可以在电路中采用滤波、时间选通和同步逻辑控制等方法来消除。

滤波法：由于毛刺干扰的频率较高，脉宽要比信号脉宽窄得多，所以利用RC积分电路可有效地将脉宽较窄的毛刺滤除。

时间选通法：即是采用延迟电路，单稳或双稳电路构成时间选通电路，对输入有用波形进行抽样来消除毛刺干扰。同步控制法：采用同步时序，使电路状态的翻转由一个脉冲触发, 从而避免电路因传输延迟不同而产生的毛刺。

总线切换控制引起的浮动及其克服：在微处理机及类似数字电路中, 当数据DA和数据DB分别通过总线驱动器A和B上数据总线时，往往因驱动器A和B的控制信号CA、CB在逻辑上反相（存在一个门延时的切换时差）或存在明显的切换时差，这样，控制信号CA 变高时, 控制信号CB还没变低（或者相反）于是造成驱动器A，B都为三态。从而在这个瞬间总线呈高阻。容易耦合干扰或处于不稳定的浮动状态。克服这种现象, 除了要求控制信号切换 时间严格外，通常可在总线上加所谓的吊高电阻。即在总线到电源之间加接电阻(3~ 10KΩ)。使总线在控制信号切换瞬间处于稳定的高电位，从而增强总线的抗干扰能力。

1.6.3印制板设计时的抗干扰措施

在印制板上, 由于用作电路电源线、地线和信号线的印制线条具有一定的阻抗，电源线上会因电路状态改变而产生脉动干扰，地线上会造成电路间的公共阻抗耦合，信号线之间因电容耦合（静电感应）和电感耦合（电磁感应）造成串扰，稍长一些的印制线还会对高速电路产生反射干扰等。

电源线路的脉动干扰与去耦措施：要有效地抑制脉动干扰及其耦合，措施是加去耦电容。去耦电容分两种，即印制板的去耦电容和芯片的去耦电容。前者加在每块印制板的电源输入端与地之间，作用是抑制板之间的脉动干扰传导。一般采用10~ 100μ的电解电容。在高频或高速电路中，还应在电解电容上并联一个0.1μ的小电容。这是因为电解电容有内部电感难以滤除高频。后者加在每块或每隔几块集成电路的电源与地之间, 其作用是向芯片提供瞬时突变电流。一般用0.001~0.1μ的云母或陶瓷电容。需要指出, 芯片去耦电容的接法十分重要，正确的接法应使去耦电容和芯片所包围的面积保持最小，否则起不了去耦作用。

PCB电路板设计抗干扰措施：印刷板图设计中应注意下列几点。从焊接面看，组件的排列方位尽可能保持与原理图相一致。布线方向最好与电路图走线方向相一致，便于生产中的检查，调试及检修。各组件排列，分布要合理和均匀。力求整齐，结构严谨的工艺要求。电阻，二极管的放臵方式分为平放与竖放两种。

2数字系统中的驱动问题

2.1数字系统中驱动能力的定义

一般用“扇出系数”表示，扇出系数NO能够衡量门电路带负载能力的大小。以同类门电路做负载时，扇出系数表示可驱动同类门的个数。

NO可分为两种情况，一种称为灌电流负载NOL，一种称为拉电流负载NOH。当驱动门输出低电平，负载电流从外电路流入驱动门电路时，称为灌电流负载。

NOL=IOLmax/IIL

其中，IOLmax为驱动门的最大允许灌电流，IIL是一个负载门灌入本级的电流。当负载门的个数增加时，总灌电流将增加，同时引起输出低电平的增大。NOL限制了接入负载门的个数，NOL越大，说明门的灌电流负载能力越强。当驱动门输出高电平时，负载电流从驱动门拉出，流向负载门，称为拉电流负载。

NOH=IOHmax/IIH

其中，IOHmax为驱动门的最大允许拉电流，IIH是负载门的高电平输入电流。IIH和IIL的取值如图2.1.1所示。其中IIS为输入短路电流，近似等于IIL。

图2.1.1 TTL与非门输出特性曲线

通常NOL与NOH不相等，取较小的作为门电路的扇出系数NO。即NO=min(NOL，NOH)。

2.2提高电路驱动能力的措施

当驱动能力不足时，可能造成高电平过低，烧毁器件，或者没有足够的输出功率，因此提升电路的驱动能力非常重要。

在需要较大驱动电流的地方，应当使用驱动能力较强的电路，TTL门电路的扇出系数一般为8至10，而CMOS门电路的扇出系数可为20至25。

此外，相比TTL门电路，集电极开路(OC)门电路和发射级耦合(ECL)门电路具有更大的驱动能力。

当级联逻辑门较多，或需要驱动较大功率元器件，如扬声器、电机时可选择使用三极管驱动电路，使用推挽式输出，或使用其他驱动电路来获得更大的驱动电流。

3.数字系统中的阻抗匹配问题

3.1阻抗匹配及其对保证信号完整性的影响

在PCB板上，如果传输线的工作频率很高，工作波长和传输线的长度相比不可忽略的时候，就要用分布参数模型代替集中参数模型来分析传输线上的信号传输情况。

当传输线为传输高频信号的使用分布参数模型分析时，根据电磁场理论可以得知，此时传输线导体上存在传输线单位长度的分布电阻R、分布电容C、分布电感L和分布电导G。

对于均匀传输线，取无限小的线元Δz(Δz<

图3.1.1 传输线等效阻抗示意图

实际的传输线则可视为各线元的级联，如图3.1.1(b)所示。传输线上行波的电压和电流之比定义为传输线的特性阻抗，用Z0表示。则特性阻抗的一般表达式为：

当一个信号在传输线上传输过程中如果出现阻抗不连续，则会出现反射现象。因此，传输线上d点的电压可以表示为：

式中V+(d)为入射波电压，V-(d)为反射波电压，Γ(d)为反射系数。其中，Z0又可以表示为：

式中Zin(d)是传输线上任意一点d处的阻抗。如果能够使Zin(d)=Z0，则反射波电压为0，反射波对该点的电压没有影响，此时即为阻抗匹配，否则为阻抗失配。

最坏的可能性是当Zin(d)=∞。即此时不连续点由于反射波的影响，甚至会出现该点电压为入射电压2倍的情况。

因此，如果没有匹配阻抗，数字系统中的信号将可能严重失真，如图3.1.2所示 图3.1.2 不同阻抗匹配情况下输出时钟信号仿真结果

其中左图为软件模拟的未加源端匹配电阻时某芯片输出的时钟信号波形，右图为相同状态下加源端匹配电阻时的同一芯片输出的时钟信号波形。

可见当时钟频率很高时，由于没有合适的阻抗匹配，导致了输出波形的严重畸变。

当匹配电阻不同时，信号完整性也会不同，在不同匹配电阻情况下的仿真如图3.1.3所示。

图3.1.3 不同阻抗匹配值下输出正弦波形仿真结果

可见在阻抗失配时波形的失真程度非常大。

3.2阻抗匹配的常用方法

3.2.1并联终端匹配

并联终端匹配是最简单的阻抗匹配技术，通过一个电阻R将传输线的末端(可能是开路，也可能是负载)接到地或者接到VCC上，如图3.2.1.1所示。电阻R的值必须同传输线的特征阻抗Z0匹配，以消除信号的反射。将终端匹配到VCC可以提高驱动器的能力，而将终端匹配到地则可以提高地上的吸收能力。所以，对于50%占空比的信号而言，将终端匹配到VCC要优于将终端匹配到地。

图3.2.1.1 并联终端匹配示意图

匹配的优势是这种类型的终端匹配方式仅需要一个额外的元器件。这种技术的缺点在于终端匹配电阻会带来直流功耗，匹配电阻的值通常为50Ω到150Ω，所以在逻辑高和逻辑低状态下都会有恒定的直流电流从驱动器流入驱动器的直流负载中。另外并联终端匹配也会降低信号的高输出电平。将TTL输出终端匹配到地会降低VOH的电平值，从而降低接收器输入端的抗噪声能力。12 3.2.2串联终端匹配

串联终端匹配技术是在源端的终端匹配技术。同其它类型的终端匹配技术不一样，串联终端匹配技术是由连接在驱动器输出端和信号线之间的一个电阻组成，驱动器输出阻抗RD以及电阻R值的和必须同信号线的特征阻抗Z0匹配。如图3.2.2.1所示。

图3.2.2.1 串联终端匹配示意图

在串行连接终端匹配技术中，由于信号会在传输线、串行连接匹配电阻以及驱动器的阻抗之间实现信号电压的分配，因而加在传输线上的电压只有信号电压的一半。而在接收端，由于传输线阻抗和接收器阻抗的不匹配，通常情况下接收器的输出阻抗更高，这会导致大约同样幅度值信号的反射，这称之为附加的信号波形。故分配在负载端的信号电压大约是驱动器输出信号电压的一半，再加上同样幅值的附加信号电压，使得接收器马上就会接收到完整的信号电压。而附加的信号电压会反向传递到驱动端，但是串行连接的匹配电阻在接收器端实现了反射信号的终端匹配，因而不会出现进一步的信号反射，从而保证了传输线上信号的完整性。

串行连接终端匹配技术的优点是这种匹配技术仅仅为每一个驱动器加入了一个电阻元件，因此相对于其它类型的电阻匹配技术来说匹配电阻的功耗是最小的，它没有为驱动器增加任何额外的直流负载，并且也不会在信号线与地之间引入额外的阻抗。

4.总结

在高速数字电路中，为了保证电路的稳定，可靠，应当在设计和使用过程中充分考虑抗干扰，驱动能力，阻抗匹配等问题。否则可能导致波形失真，逻辑错误，损坏元件。好的设计可以避免这些问题或减少其带来的影响。是电路质量的保障。

5.参考文献

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