EDA基础总结

第一篇：EDA基础总结

EDA基础总结

综述部分

1.EDA的中文全称为电子设计自动化，英文全名为Electronic Design Automation。2.EDA平台常用的两种输入电路的方法是：电路原理图输入法、HDL输入法。3.EDA平台工作流程：电路输入、综合优化、功能仿真、布局布线、门级仿真。

数字电路部分

1.EDA中常用的仿真语言为Verilog和VHDL。

2.VHDL其英文全名为VHSIC Hardware Description Language，而VHSIC则是Very High Speed Intergeraterd Circuit的缩写词，意为甚高速集成电路，故VHDL其准确的中文译名为甚高速集成电路的硬件描述语言。

3.Verilog HDL其英文全名为Verilog Hardware Decription Language，HDL中文译名为硬件描述语言。

4.Verilog和VHDL的比较

共同点：能形式化地抽象表示电路的行为和结构；支持逻辑设计中层次与范围的描述；可借用高级语言的精巧结构来简化电路行为的描述；具有电路仿真与验证机制以保证设计的正确性；支持电路描述由高层到低层的综合转换；硬件描述与实现工艺无关；便于文档管理；易于理解和设计重用。

不同点：Verilog在系统级抽象方面略差，VHDL在门级开关电路方面略差。

5.软核、固核和硬核

软核：功能经过验证的、可综合的、实现后电路结构总门数在5000门以上的Verilog模型。

固核：在某一种现场可编程门列器件上实现的经验证是正确的，且总门数在5000门以上的电路结构编码文件。

在某一种专用集成电路工艺的器件上实现的，经验证是正确的，且总门数在5000门以上的电路结构版图掩膜。6.自顶向下（Top Down）设计

7.自底向上（Down Top）设计

8.名词解释：

ASIC：Application Specific Integrated Circuit，专用集成电路。

FPGA：Field Programmable Gate Array，现场可编程门阵列。PLD：Programmable Logic Device，可编程逻辑器件。

Verilog编程题： 数据比较器（2位）//数据比较器

module compare(equal, a, b);input a,b;output equal;reg equal;always @(a or b)if(a == b)equal = 1;else equal = 0;endmodule

//数据比较器测试代码 `timescale 1ns/1ns `include “./1-1.v” module t;reg a,b;wire equal;initial begin a=0;b=0;#100 a=0;b=1;#100 a=1;b=1;#100 a=1;b=0;#100 a=0;b=0;#100 $stop;end

compare m(.equal(equal),.a(a),.b(b));endmodule

数据比较器（8位）

module compare8(equal, a, b);input [7:0]a, b;output equal;reg equal;always @(a or b)if(a > b)begin equal = 1;end else begin equal = 0;end endmodule 分频器

module half_clk(reset, clk_in, clk_out);input clk_in, reset;output clk_out;reg clk_out;

always @(posedge clk_in)begin if(!reset)clk_out = 0;else clk_out = ~clk_out;end endmodule

10M时钟分频为500K module fdivision(RESET, MB, KB);input MB, RESET;output KB;reg KB;reg [7:0] j;

always @(posedge MB)if(!RESET)begin KB <= 0;j <= 0;end else begin if(j == 19)begin j <= 0;KB <= ~KB;end else j <= j+1;end endmodule

译码电路

`define plus 3'd0 `define minus 3'd1 `define band 3'd2 `define bor 3'd3 `define unegate 3'd4

module alu(out, opcode, a, b);output[7:0] out;reg[7:0] out;input[2:0] opcode;input[7:0] a,b;

always @(opcode or a or b)begin case(opcode)`plus: out = a + b;`minus: out = a-b;`band: out = a & b;`bor: out = a | b;`unegate: out = ~a;default: out = 8'hx;endcase end endmodule

八路数据选择器

module selecting8(addr, in1, in2, in3, in4, in5, in6, in7, in8, dataout, reset);input [2:0] addr;input [3:0] in1,in2,in3,in4,in5,in6,in7,in8;input reset;output [3:0] dataout;reg [3:0] dataout;

always @(addr or in1 or in2 or in3 or in4 or in5 or in6 or in7 or in8 or reset)begin if(!reset)case(addr)3'b000: dataout = in1;3'b001: dataout = in2;3'b010: dataout = in3;3'b011: dataout = in4;3'b100: dataout = in5;3'b101: dataout = in6;3'b110: dataout = in7;3'b111: dataout = in8;endcase else dataout = 0;end endmodule

逻辑运算电路

module tryfunct(clk, n, result, reset);output[31:0] result;input[3:0] n;input reset, clk;reg[31:0] result;

always @(posedge clk)begin if(!reset)result <=0;else begin result <= n*factorial(n)/((n*2)+1);end end

function [31:0] factorial;input [3:0] operand;reg [3:0] index;begin factorial = operand ? 1:0;for(index = 2;index <= operand;index = index + 1)factorial = index *factorial;end endfunction endmodule

module tryfunct(clk, n, result, reset);output[31:0] result;input[3:0] n;input reset, clk;reg[31:0] result;

always @(posedge clk)begin if(!reset)result <=0;else begin result <= n*factorial(n)/((n*2)+1);end end

function [31:0] factorial;input [3:0] operand;reg [3:0] index;begin factorial = operand ? 1:0;for(index = 2;index <= operand;index = index + 1)factorial = index *factorial;end endfunction endmodule

高速排序组合逻辑

module sort4(ra, rb, rc, rd, a, b, c, d);output[3:0] ra, rb, rc, rd;input[3:0] a, b, c, d;reg[3:0] ra, rb, rc, rd;reg[3:0] va, vb, vc, vd;

always @(a or b or c or d)begin {va, vb, vc, vd} = {a, b, c, d};sort2(va, vc);sort2(vb, vd);sort2(va, vb);sort2(vc, vd);sort2(vb, vc);{ra, rb, rc, rd} = {va, vb, vc, vd};end

task sort2;input[3:0]x, y;reg[3:0] tmp;if(x > y)begin tmp = x;x = y;y = tmp;end endtask endmodule

检测5位二进制序列10010 module seqdet(x, z, clk, rst, state);input x, clk, rst;output z;output[2:0] state;reg[2:0] state;wire z;

parameter IDLE = 'd0, A = 'd1, B = 'd2, C = 'd3, D = 'd4, E = 'd5, F = 'd6, G = 'd7;

assign z =(state == E && x == 0)? 1:0;

always @(posedge clk)if(!rst)begin state <= IDLE;end else case(state)IDLE: if(x == 1)begin state <= A;end A: if(x == 0)begin state <= B;end B: if(x == 0)begin state <= C;end else begin state <= F;end C: if(x == 1)begin state <= D;end else begin state <= G;end D: if(x == 0)begin state <= E;end else begin state <= A;end E: if(x == 0)begin state <= C;end else begin state = A;end F: if(x == 1)begin state <= A;end else begin state <= B;end G: if(x == 1)begin state <= F;end default: state = IDLE;endcase endmodule

模拟电路部分

1.目前，集成电路最常用的材料是单晶硅。

2.集成电路的生产由设计、制造、封装三部分组成。

3.集成电路中基片主要制作工艺为：光刻、扩散、注入、刻蚀、键合。

4.集成电路中基片的制造步骤为：光刻、扩散、注入、刻蚀。

5.衡量集成电路产业水平的两个主要参数为：硅晶圆片直径和光刻精度（特征尺寸）。这两个参数在业界达到的水平为：硅晶圆片直径12英寸（300mm），光刻精度0.13um。主流水平为：硅晶圆片直径200mm，光刻精度0.18um。

6.模拟电路中常用的仿真算法是SPICE，英文全名为Simulation Program with Integrated Circuit Emphasis。

7.世界上设计EDA软件实力最强的两个公司为Cadence和Synopsys。其中，Cadence的优势为电路布局布线，Synopsys的优势为逻辑综合仿真。

8.WorkBench是加拿大IIT公司退出的电子线路仿真软件。它可以对模拟、数字和模拟/数字混合电路进行仿真，克服了传统电子产品的设计受实验室客观条件限制的局限性，用虚拟的元件搭接各种电路，用虚拟的仪表进行各种参数和性能指标的测试。特点如下：（1）系统集成度高，界面直观，操作方便。（2）具备模拟、数字及模拟/数字混合电路仿真。（3）提供较为丰富的元器件库。（4）电路分析手段完备。（5）输出方式灵活。（6）兼容性好。9.SPICE语言举例： EXAMPLE

VCC 8 0 12

**** 文件名 任意名都可以 但必须要有****

**** 电源正极接于节点8 负极接于0 电压为12V **** VEE 0 9 12

**** 电源正极接于节点0,负接接于节点9,电压为12V;**** VIN 1 0 AC 1 SIN(0 0.1 5MEG)

**** 信号源VIN 接于1 和接点0;交流1V 进行交流分析 同时加一个正弦信号 直流偏置为0,振幅为0.1V频率为5M的交流信号源,进行瞬态分析;**** RC1 8 4 10K

RC2 8 5 10K

RS 2 1 1K

RS1 8 7 20K

RS2 3 0 1K

**** 电阻RC1 分别接于节点8 节点4;阻值为10K;**** **** 电阻RC2 分别接于节点8 节点5;阻值为10K;**** **** 电阻RS 分别接于节点1 节点0;阻值为1K;**** **** 电阻RS1 分别接于节点8 节点7 阻值为20K;**** **** 电阻RS2 分别接于节点3 节点0 阻值为1K;**** Q1 4 2 6 MOD1

**** 三极管Q1 CBE 分别接于节点 4 2 6 模型为MOD1**** Q2 5 3 6 MOD1

**** 三极管Q2 CBE 分别接于节点 5 3 6 模型为MOD1**** Q3 6 7 9 MOD1

**** 三极管Q3 CBE 分别接于节点 6 7 9 模型为MOD1**** Q4 7 7 9 MOD1

**** 三极管Q4 CBE 分别接于节点 7 7 9 模型为MOD1****.OP

**** 求出直流工作点.本电路共有9个节点;温度值为27度;****.DC VIN-.15.15.01

**** DC为直流分析语句,分析输入电压从-0.15V到0.15V扫描特性,每0.1V作一次分析;****.PRINT DC V(4)V(5)

****.PRINT 为打印语句,其中DC是打印直流内容,这里规定打印节点4和5上的电位,既相对地参考点的电压随输入的变化关系;****.PLOT DC V(4)V(5)

****.PLOT为绘图语句,其中DC表示绘制直流分析的传输特性,说明是绘制V(4)V(5)的输出电压和VIN关系曲线;****.TF V(5)VIN

****.TF是转移函数分析语句,该句表示计算直流分析时,小信号输出电压V(5)和输入电压VIN的转移函数值,输入电阻和输出电阻;****.AC DEC 10 25K 250MEG

****.AC是交流分析语句,是在规定的频率范围内从25K到250M进行频域分析DEC表示按数量级变化,10表示每一数量级中取的分析点数目;****.PRINT AC VM(5)VP(5)

**** 打印AC分析VM(5)VP(5)的取点数;****.PLOT AC VM(5)VP(5)

**** 绘制AC分析VM(5)VP(5)的取点数;****.TRAN 4N 100N 1N

****.TRAN是瞬态分析语句,并规定了打印或绘图时间增量为4N秒,计算终止时间为100N秒,打印或绘图开始时间1NS*;****.PRINT TRAN V(5)V(4)

****.打印出4.5点的电压随时间变化;****.PLOT TRAN V(5)V(4)

****.绘图出节点4.5的电压随时间变化;****.END

**** 结束语句...一定要有;****

第二篇：EDA总结

一、有关概念

1.ASIC全称：专用集成电路； 2.FPGA：现场可编程门阵列 3.CPLD：复杂可编程逻辑器件； 4.VHDL全称：硬件描述语言； 5.全定制； 6.半定制；

7.IP核；IP就是知识产权核或知识产权模块的意思

8.综合（器）；综合就是将电路的高级语言（如行为描述）转换为低级的，可与FPGA/CPLD的基本结构相映射的网表文件或程序。

9.适配（器）；适配器也称结构综合器，它的功能是将综合器产生的网表文件配置于指定的目标器件中，使之产生最终的下载文件。

10.功能仿真；是直接对VHDL、原理图描述或其他描述形式的逻辑功能进行测试模拟，以了解其实现的功能是否满足原设计的要求

11.时序仿真；就是接近真实器件运行特性的仿真，仿真文件中已包含了器件硬件特性参数，因而，仿真精度高。

12.编程下载；把适配后生成的下载或配置文件，通过编程器或编程电缆向FPGA或CPLD下载，以便进行硬件测试和验证 13.PROM；可编程只读存储器 14.PLA；可编程逻辑阵列 15.PAL；可编程阵列逻辑 16.查找表； 17.乘积项；

18.实体；VHDL实体作为一个设计实体（独立的电路功能结构）的组成部分，其功能是对这个设计实体与外部电路进行接口描述。

19.结构体；结构体是实体所定义实体中的一个组成部分。结构体描述设计实体的内部结构和外部设计实体端口间的逻辑关系。

20.元件例化；元件例化意味着在当前结构体内定义了一个新的设计层次，这个设计层次的总称叫元件，但它可以以不同的形式出现。？？ 21.时钟进程； 22.三态； 23.线与； 24.数据对象；

25.变量；变量是一个局部量，只能在进程和子程序中使用，变量的赋值是立即发生的，不存在任何延时行为。

26.信号；信号是硬件系统的基本数据对象，它的性质类似于连接线。信号可以作为设计实体中并行语句模块间的信息交流通道

27.Moore型状态机；异步输出状态机，输出仅为当前状态的函数，在输入发生变化时还必须等待时钟的到来。

28.Mealy型状态机；同步输出状态机，输出是当前状态和所有输入信号的函数，它的输出是在输入变化后立即发生的。不依赖于时钟的同步。

注意：

1.<= 对信号SIGNAL的赋值 := 是对变量variable的赋值

2.程序的实体名必须和文件名一致，例1中二输入与门的文件名必须为yumen

一、有关概念

ASIC全称；FPGA和CPLD全称；VHDL全称；全定制；半定制； IP核；综合（器）；适配（器）；功能仿真；时序仿真；编程下载；PROM；PLA；PAL；查找表；乘积项；实体；结构体；元件例化；时钟进程；三态；线与； 数据对象；变量；信号； Moore型状态机；Mealy型状态机。

二、程序分析及设计

1、二输入与门的VHDL语言设计。LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY yumen IS

PORT(a, b : IN BIT;

y : OUT BIT);END ENTITY yumen;ARCHITECTURE one OF yumen IS BEGIN y <= a AND b;END ARCHITECTURE one;

2、带有异步复位和同步时钟使能的6进制计数器VHDL语言设计。

LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY jinzhi IS PORT(CLK,RST,EN : IN STD_LOGIC;CQ : OUT STD_LOGIC_VECTOR(2 DOWNTO 0);COUT : OUT STD_LOGIC);END jinzhi;ARCHITECTURE behav OF jinzhi IS BEGIN PROCESS(CLK, RST, EN)VARIABLE CQI : STD_LOGIC_VECTOR(2 DOWNTO 0);BEGIN IF RST = '1' THEN CQI :=(OTHERS =>'0');--计数器复位 ELSIF CLK'EVENT AND CLK='1' THEN--检测时钟上升沿 IF EN = '1' THEN--检测是否允许计数 IF CQI < 5 THEN CQI := CQI + 1;--允许计数

ELSE CQI :=(OTHERS =>'0');--大于5，计数值清零 END IF;END IF;END IF;IF CQI = 5 THEN COUT <= '1';--计数大于5，输出进位信号 ELSE COUT <= '0';END IF;CQ <= CQI;--将计数值向端口输出 end PROCESS;END behav;

3、用VHDL语言设计2选1数据选择器。

LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY erxuanyi IS PORT(a, b, s: IN BIT;y : OUT BIT);END erxuanyi;ARCHITECTURE one OF erxuanyi IS BEGIN PROCESS(a,b,s)BEGIN IF s = '0' THEN y <= a;ELSE y <= b;END IF;END PROCESS;END;

4、边沿型T、D触发器VHDL语言设计。--D触发器

LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY DFF IS PORT(CLK : IN STD_LOGIC;D : IN STD_LOGIC;Q : OUT STD_LOGIC);END;ARCHITECTURE bhv OF DFF IS SIGNAL Q1 : STD_LOGIC;BEGIN PROCESS(CLK)BEGIN IF CLK'EVENT AND CLK = '1' THEN Q1 <= D;END IF;END PROCESS;Q <= Q1;END bhv;

--T触发器

有clk且为1的时候，T与当前状态异或

LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY tff IS PORT(CLK : IN STD_LOGIC;T : IN STD_LOGIC;Q : OUT STD_LOGIC);END;ARCHITECTURE bhv OF tff IS SIGNAL Q1 : STD_LOGIC;BEGIN PROCESS(CLK)BEGIN IF CLK'EVENT AND CLK = '1' THEN Q1 <= Q1 XOR T;END IF;END PROCESS;Q <= Q1;END bhv;

5、带并行置数的8位右移移位寄存器VHDL语言设计。

library ieee;USE IEEE.STD_LOGIC_1164.ALL;ENTITY SHFRT IS PORT(CLK,LOAD: IN STD_LOGIC;

DIN: IN STD_LOGIC_VECTOR(7 DOWNTO 0);

QB:OUT STD_LOGIC);END SHFRT;

ARCHITECTURE BEHAV OF SHFRT IS BEGIN PROCESS(CLK,LOAD)

VARIABLE REG8: STD_LOGIC_VECTOR(7 TO 0);BEGIN

IF CLK'EVENT AND CLK='1' THEN

IF LOAD='1' THEN REG8:=DIN;

ELSE REG8(6 DOWNTO 0):=REG8(7 DOWNTO 1);

END IF;

END IF;

QB<=REG8(0);END PROCESS;END BEHAV;--说明：当clk有上升沿，而且load为1的时候把din的值赋给REG8，如果clk有上升沿，而且load为0的时候把REG8的高7为赋给低7位（注意此时最高位不变）6、1位半加器VHDL语言设计。(布尔逻辑描述)LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY banjia IS PORT(a,b : IN STD_LOGIC;co,so : OUT STD_LOGIC);END ENTITY banjia;ARCHITECTURE fh1 OF banjia IS BEGIN so <= not(a xor(not b));co <= a and b;END ARCHITECTURE fh1;

7、用VHDL语言设计实现四选一数据选择器。

LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY sixuan IS PORT(a, b, c , d: IN BIT;

s: IN STD_LOGIC_VECTOR(1 DOWNTO 0);y : OUT BIT);END sixuan;ARCHITECTURE one OF sixuan IS BEGIN PROCESS(a,b,c,d,s)BEGIN case s(1 DOWNTO 0)is when “00” => y <= a;when “01” => y <= b;when “10” => y <= c;when “11” => y <= d;when others => null;END case;END PROCESS;END;

8、用VHDL语言实现三态门设计。

LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY santai IS port(enable : IN STD_LOGIC;datain : IN STD_LOGIC_VECTOR(7 DOWNTO 0);dataout : OUT STD_LOGIC_VECTOR(7 DOWNTO 0));END santai;ARCHITECTURE bhv OF santai IS BEGIN PROCESS(enable,datain)BEGIN IF enable = '1' THEN dataout <= datain;ELSE dataout <=“ZZZZZZZZ”;END IF;END PROCESS;END bhv;

9、设有VHDL描述的半加器h_adder和或门or2，试通过层次化设计思想设计由半加器和或门构成的一位二进制全加器的VHDL程序。全加器f_adder电路结构组成图如下所示。

半加器h_adder LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY h_adder IS PORT(a,b : IN STD_LOGIC;co,so : OUT STD_LOGIC);END ENTITY h_adder;ARCHITECTURE fh1 OF h_adder IS BEGIN so <=(a OR b)AND(a NAND b);co <= NOT(a NAND b);END ARCHITECTURE fh1;

或门 or2a LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY or2a IS PORT(a, b :IN STD_LOGIC;c : OUT STD_LOGIC);END ENTITY or2a;ARCHITECTURE one OF or2a IS BEGIN c <= a OR b;END ARCHITECTURE one;

元件例化adder library ieee;use ieee.std_logic_1164.all;entity adder is port(ain,bin,cin:in std_logic;

cout,sum :out std_logic);end entity adder;architecture fd1 of adder is component h_adder

port(a,b:in std_logic;

co,so:out std_logic);end component;component or2a

port(a,b:in std_logic;

c:out std_logic);end component;signal d,e,f:std_logic;begin u1 : h_adder port map(a=>ain,b=>bin,co=>d,so=>e);u2 : h_adder port map(a=>e,b=>cin,co=>f,so=>sum);u3 : or2a port map(a=>d,b=>f,c=>cout);end architecture fd1;

第三篇：EDA技术基础实验教案

实验一 2选1多路选择器VHDL设计

一、实验目的：

熟悉利用MAX+plusⅡ的VHDL文本设计流程全过程，学习简单组合逻辑电路的设计、多层次电路的设计、仿真和硬件测试。

二、实验内容：

按照MAX+plusⅡ的文本输入设计方法与流程完成2选1多路选择器的输入（mux21a.vhd）和仿真测试等步骤，给出仿真波形图。最后在实验系统上进行硬件测试，实际验证本项设计的功能。

三、实验步骤：

1、根据2选1多路选择器的工作原理，编写2选1的VHDL源程序，并输入计算机，mux21a.vhd文件名将源程序存盘。2选1多路选择器的参考程序如下：

【例1-1】

ENTITY mux21a IS PORT(a, b : IN BIT;s : IN BIT;y : OUT BIT);END ENTITY mux21a;ARCHITECTURE one OF mux21a IS SIGNAL d,e : BIT;BEGIN d <= a AND(NOT S);e <= b AND s;y <= d OR e;END ARCHITECTURE one;

【例1-2】

ENTITY mux21a IS PORT(a, b : IN BIT;s : IN BIT;y : OUT BIT);END ENTITY mux21a;ARCHITECTURE one OF mux21a IS BEGIN y <=(a AND(NOT s))OR(b AND s);END ARCHITECTURE one;

【例1-3】 ENTITY mux21a IS PORT(a, b, s: IN BIT;y : OUT BIT);END ENTITY mux21a;ARCHITECTURE one OF mux21a IS BEGIN PROCESS(a,b,s)BEGIN IF s = '0' THEN y <= a;ELSE y <= b;END IF;END PROCESS;END ARCHITECTURE one;

2、对mux21a.vhd文件编译后，再进行波形仿真，完成输入信号a、b、s 输入电平的设置，启动仿真器Simulator，观察输出波形的情况。

3、锁定引脚、编译并编程下载。参选实验电路模式5和附表一，键

1、键

2、键3为输入信号a、b、s分别锁定在EP1K30/50144-PIN TQFP 目标芯片的8、9、10引脚，输出信号y锁定在目标芯片的20引脚。

4、硬件实测2选1多路选择器的逻辑功能。按动GW48实验板上的高低电平输入键

1、键

2、键3，得到不同的s、b、a输入组合；观察输出发光二极管D1的亮灭，检查2选1多路选择器的设计结果是否正确。

思考题

用以上同样的方法设计4选1数据选择器mux41a.vhd，并仿真设计结果。

实验报告要求：

写出实验源程序，画出仿真波形。分析实验结果，以及它们的硬件测试实验结果写进实验报告。写出心得体会。

实验二 D触发器的VHDL设计

一、实验目的：

熟悉利用MAX+plusⅡ的VHDL文本设计流程全过程，学习简单时序电路的设计、仿真和硬件测试。

二、实验内容：

按MAX+plusⅡ的文本输入设计方法与流程完成D触发器的VHDL设计、软件编译、仿真分析、硬件测试及详细实验过程。

D触发器的VHDL设计的参考程序如下：

【例2-1】

LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY DFF1 IS PORT(CLK : IN STD_LOGIC;D : IN STD_LOGIC;Q : OUT STD_LOGIC);END;ARCHITECTURE bhv OF DFF1 IS BEGIN SIGNAL Q1 : STD_LOGIC;--类似于在芯片内部定义一个数据的暂存节点 BEGIN PROCESS(CLK)BEGIN IF CLK'EVENT AND CLK = '1' THEN Q1 <= D;END IF;Q <= Q1;--将内部的暂存数据向端口输出 END PROCESS;END bhv;

三、实验步骤：

1、打开文本编辑器，输入D触发器的VHDL源程序，并用D_ff.vhd文件名将源程序存盘。

2、选择目标器件EP1K30/50144-PIN TQFP。

3、对D_ff.vhd文件编译后，再进行波形仿真，完成输入信号d、clk输入电平的设置，启动仿真器Simulator，观察输出波形的情况。

4、锁定引脚、编译并编程下载。参选实验电路模式5和附表一，键1为输入信号d锁定在EP1K30/50144-PIN TQFP 目标芯片的8引脚，输出信号q和nq锁定在目标芯片的20和21引脚。

实验报告要求：

写出实验源程序，画出仿真波形。分析实验结果，以及它们的硬件测试实验结果写进实验报告。写出心得体会。

实验三 含异步清0同步时钟使能的4位加法计数器设计

一、实验目的：

学习时序电路的设计、仿真和硬件测试，进一步熟悉VHDL设计技术。

二、实验原理：

图4-1 含计数使能、异步复位和计数值并行预置功能4位加法计数器

图4-1是一含计数使能、异步复位和计数值并行预置功能4位加法计数器，例4-1是其VHDL描述。由图4-1所示，图中间是4位锁存器；rst是异步清信号，高电平有效；clk是锁存信号；D[3..0]是4位数据输入端。当ENA为'1'时，多路选择器将加1器的输出值加载于锁存器的数据端；当ENA为'0'时将“0000”加载于锁存器。

三、实验内容：

1、按照VHDL文本输入设计方法和步骤，在MAX+plusII上对例4-1 进行编辑、编译、综合、适配、仿真。说明例4-1中各语句的作用，详细描述示例的功能特点，给出其所有信号的时序仿真波形。

[例4-1] LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT4B IS PORT(CLK : IN STD_LOGIC;RST : IN STD_LOGIC;ENA : IN STD_LOGIC;OUTY : OUT STD_LOGIC_VECTOR(3 DOWNTO 0);COUT : OUT STD_LOGIC);END CNT4B;ARCHITECTURE behav OF CNT4B IS SIGNAL CQI : STD_LOGIC_VECTOR(3 DOWNTO 0);BEGIN P_REG: PROCESS(CLK, RST, ENA)BEGIN IF RST = '1' THEN CQI <= “0000”;ELSIF CLK'EVENT AND CLK = '1' THEN IF ENA = '1' THEN CQI <= CQI + 1;END IF;END IF;

OUTY <= CQI;END PROCESS P_REG;--进位输出

COUT<=CQI(0)AND CQI(1)AND CQI(2)AND CQI(3);END behav;

2、引脚锁定以及硬件下载测试。

建议选实验电路模式5，用键8（PIO7）控制RST；用键7（PIO6）控制ENA；计数溢出COUT接发光管D8（PIO15）；OUTY是计数输出，接数码1（PIO19-PIO16，低位靠右）；时钟CLK接clock0（引脚号为54），通过短路帽选择4Hz信号。引脚锁定窗后进行编译、下载和硬件测试实验。将实验过程和实验结果写进实验报告。

结合第五章例题使学生能够提高对具有计数使能、异步复位和计数值并行预置功能功能的计数器中各功能的实现的认识、并能完成设计。

思考题1：

在例4-1 中是否可以不定义信号 CQI，而直接用输出端口信号完成加法运算，即 : OUTY <= OUTY + 1 ？

思考题2：

修改例4-1，用进程语句和IF语句实现进位信号的检出。

实验报告要求：

写出实验源程序，画出仿真波形。分析实验结果，以及它们的硬件测试实验结果和附加内容实验情况写进实验报告。写出心得体会。

实验四 7段数码显示译码器设计

一、实验目的：

学习7段数码显示译码器设计；学习多层次设计方法。

二、实验原理：

7段数码是纯组合电路，通常的小规模专用IC，如74或4000系列的器件只能作十进制BCD码译码，然而数字系统中的数据处理和运算都是2进制的，所以输出表达都是16进制的，为了满足16进制数的译码显示，最方便的方法就是利用VHDL译码程序在FPGA或CPLD中实现。本项实验很容易实现这一目的。例5-1作为7段BCD码译码器的设计，输出信号LED7S的7位分别接如图5-1数码管的7个段，高位在左，低位在右。例如当LED7S输出为 “1101101” 时，数码管的7个段：g、f、e、d、c、b、a分别接1、1、0、1、1、0、1，接有高电平的段发亮，于是数码管显示“5”。

三、实验内容：

1、说明例5-1中各语句的含义，以及该例的整体功能。在MAX+plusII上对以下该例进行编辑、编译、综合、适配、仿真，给出其所有信号的时序仿真波形（提示：用输入总线的方式给出输入信号仿真数据）。

[例5-1] LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY DecL7S IS PORT(A : IN STD_LOGIC_VECTOR(3 DOWNTO 0);LED7S : OUT STD_LOGIC_VECTOR(6 DOWNTO 0));END;ARCHITECTURE one OF DecL7S IS BEGIN PROCESS(A)BEGIN CASE A(3 DOWNTO 0)IS WHEN “0000” => LED7S <= “0111111”;--X“3F”0 WHEN “0001” => LED7S <= “0000110”;--X“06”1 WHEN “0010” => LED7S <= “1011011”;--X“5B”2 WHEN “0011” => LED7S <= “1001111”;--X“4F”3 WHEN “0100” => LED7S <= “1100110”;--X“66”4 WHEN “0101” => LED7S <= “1101101”;--X“6D”5 WHEN “0110” => LED7S <= “1111101”;--X“7D”6 WHEN “0111” => LED7S <= “0000111”;--X“07”7 WHEN “1000” => LED7S <= “1111111”;--X“7F”8 WHEN “1001” => LED7S <= “1101111”;--X“6F”9 WHEN “1010” => LED7S <= “1110111”;--X“77”10 WHEN “1011” => LED7S <= “1111100”;--X“7C”11 WHEN “1100” => LED7S <= “0111001”;--X“39”12 WHEN “1101” => LED7S <= “1011110”;--X“5E”13 WHEN “1110” => LED7S <= “1111001”;--X“79”14 WHEN “1111” => LED7S <= “1110001”;--X“71”15 WHEN OTHERS => NULL;END CASE;END PROCESS;END;

2、引脚锁定以及硬件下载测试。建议选实验电路模式6，用数码8显示译码输出（PIO46--PIO40），键

8、键

7、键

6、键5四位控制输入，硬件验证译码器的工作性能。

3、用VHDL例化语句（参考实验1中的1位全加VHDL文本输入设计）按图5-2 的方式，以例4-1和例5-1为底层元件，完成顶层文件设计，并重复以上实验过程。注意图5-2中的tmp是4位总线，led是7位总线。对于引脚锁定和实验，建议仍选实验电路模式6，用数码8显示译码输出，用键3作为时钟输入（每按2次键为1个时钟脉冲），或直接时钟信号clock0。

实验报告要求：

写出实验源程序，画出仿真波形。分析实验结果，以及它们的硬件测试实验结果写进实验报告。写出心得体会。

实验五 2位数的十进制计数器的设计

一、实验目的：

通过实验让读者掌握复杂时序逻辑电路的EDA原理图输入设计法和文本输入设计法，通过电路仿真，进一步了解有时钟使能的2位十进制计数器的功能和特性。

二、实验原理：

有时钟使能的2位十进制计数器是频率计的核心元件之一，这里用2个74162来设计完成。

三、实验内容：

1.用文本输入设计方法编写2位十进制计数器的VHDL源程序，并用twin10_g.vhd文件名存盘，参考程序如下： LIBRARY ieee;

USE ieee.std_logic_1164.all;USE ieee.std_logic_unsigned.all;ENTITY twin10_v IS PORT（Clrn,Ent1,Enp,Clk : IN STD_LOGIC;

Qa,Qb

: OUT STD_LOGIC_VECTOR(3 downto 0);

Co

: OUT STD_LOGIC);END twin10_v;ARCHITECTURE a OF twin10_v IS SIGNAL Ent2 : STD_LOGIC;BEGIN

PROCESS(Clk)

VARIABLE tmpa,tmpb :STD_LOGIC_VECTOR(3 downto 0);

BEGIN IF(Clk'event AND Clk='1')THEN

IF Clrn='0' THEN tmpa := “0000”;tmpb := “0000”;

ELSIF(Ent1 AND Enp)='1' THEN

IF tmpa=“1001” THEN

tmpa:=“0000”;

IF tmpb=“1001” THEN tmpb:=“0000”;

ELSE tmpb:= tmpb+1;

END IF;

ELSE tmpa := tmpa+1;

END IF;

END IF;

END IF;

Qa <= tmpa;Ent2<=tmpa(0)AND tmpa(3)AND Ent1;

Qb <= tmpb;Co<= tmpb(0)AND tmpb(3)AND Ent2;END PROCESS;END a;2.同样编译后再进行波形仿真

按照波形仿真的操作步骤，对2位十进制计数器进行波形仿真。

3.锁定引脚、编译并编程下载。参选实验电路模式5和附表一，引脚锁定目标芯片为EP1K30/50144-PIN TQFP 实验报告要求：

写出实验源程序，画出仿真波形。对设计的2位十进制计数器进行实验结果的分析，以及硬件测试实验结果写进实验报告。写出心得体会。

第四篇：EDA基础知识总结

VHDL有如下特点：①支持从系统级到逻辑门级电路的描述；②具有很强的硬件描述能力；③设计技术齐全、方法灵活、支持广泛；④对设计描述具有相对的独立性；⑤具有很强的移植能力；⑥易于共享和复用；⑦具有丰富的仿真语句和库函数；⑧设计结构清晰、易读易懂；⑨易实现系统的更新和升级；⑩数据类型丰富、安全性好。

VHDL语言中常用的五种库：1)IEEE库：VHDL语言设计中最常见的库。2)STD库：VHDL语言的标准库3)WORK库：用户的VHDL语言工作库。4)VITAL库： VHDL语言的时序仿真库5)用户自定义的库：用户自定义的资源库

变量的使用规则：① 变量不能用于硬件连线和存储元件；② 变量赋值和初始化赋值都用“:=”表示；③ 变量的初值不是预设的，某一时刻只能有一个值；④ 变量不能用于在进程间传递数据；⑤ 仿真时，变量用于建模；⑥ 综合时，变量充当数据的暂存。

信号与变量的区别：①使用场合不同:变量在进程、函数和过程中说明；信号在结构体中说明。②赋值符号不同:变量用“：=”号赋值, 其值被立即使用(无时间延时)；信号用“＜=”赋值，其值可以附加延时。

VHDL语言预定义了五种运算符:逻辑运算符、算术运算符、关系运算符、符号运算符、移位运算符

主要的三家公司：Xilinx、Altera、Lattice EDA软件系统包括子模块：设计输入子模块、设计数据库子模块、分析验证子模块、综合仿真子模块、布局布线子模块。

电子系统设计的仿真过程分为两个阶段：设计前期的系统级仿真和设计过程的电路级仿真。（系统仿真主要验证系统的功能；电路级仿真主要验证系统的性能，决定怎样实现设计所需的精度。）

设计过程中的仿真有三种：行为仿真、功能仿真、时序仿真 数字系统的两个模块（子系统）：数据处理子系统、控制子系统

数据处理子系统主要完成数据的采集、存储、运算、传输，主要由存储器、运算器、数据选择器等功能电路组成。数字系统设计方法：模块设计方法、自顶向下设计法、自底向上设计法。一般采用自顶向下、由粗到细、逐步求精的方法。

数字系统的设计准则：1)分割准则2)系统的可观测性3)同步和异步电路4)最优化设计5)系统设计的艺术

数字系统的设计步骤：1)系统任务分析2)确定逻辑算法3)建立系统及子系统模型4)系统（或模块）逻辑描述5)逻辑电路级设计及系统仿真6)系统的物理实现 VHDL语言要素：数据对象、数据类型、各类操作数及运算操作符 标识符规则：以英文字母开头，不连续使用下划线“_”，不以下划线结尾的，由26个大小写英文字母、数字0~9及下划线“_”组成的字符串，英文字母不区分大小写，VHDL的保留字不能用于作为标识符使用。

在进程中，只能将信号列到敏感表，而不能将变量列入敏感表。可见进程对信号敏感。VHDL中的数据类型：标量型(包括：实数型、整数型、枚举型、时间类型)、复合类型(数组型、记录型)、存取型、文件类型

VHDL四大类数据类型又可分为两类：预定义数据类型、用户自定义数据类型(基于预定义数据类型)预定义数据类型：1)布尔型2)位数据类型(BIT)3)位矢量(BIT_VECTOR)4)字符型5)整数型6)自然数和正整数型7)实数型8)字符串型9)时间型10)错误等级 数据类型：标准逻辑位STD_LOGIC、标准逻辑矢量STD_LOGIC_VECTOR VHDL中六类基本顺序语句：赋值语句、转向控制语句、等待语句、子程序调用语句、返回语句、空操作语句。

在信号赋值时，当统一进程中，同一信号赋值目标有多个赋值源时，信号赋值目标获得的是最后一个赋值，其前面相同的赋值目标则不作任何变化。

转向控制语句五种：IF语句、CASE语句、LOOP语句、NEXT语句、EXIT语句

当执行WAIT等待语句，程序将被挂起，知道满足结束条件后，程序重新开始执行。已列出敏感量的进程不能使用任何形式的WAIT语句 过程调用：执行一个给定名字和参数的过程

过程名[([形参名=>] 实参表达式 {,[形参名=>]实参表达式})]；过程调用步骤：1)将IN和INOUT的形参值赋给调用过程中与之对应的形参；2)执行这个过程；3)将过程中IN和INOUT的形参值赋给对应的实参

函数调用：返还一个指定数据类型的值，函数的参量只能是输入值 任何时刻，一个对象(信号、常量、变量)只有一个值，但可有多个属性 预定义属性描述：属性测试项目名’属性标识符 CLOCK’EVENT AND CLOCK=’1’对上升沿的测试(或者NOT(CLOCK’STABLE AND CLOCK=’1’))CLOCK’EVENT AND CLOCK=’0’对下降沿的测试(或者CLOCK’STABLE AND CLOCK=’0’)并行语句在结构体中的执行是同步的。每一并行语句内部的语句运行方式：并行执行、顺序执行。结构体中并行语句有七种：1)并行信号赋值语句2)进程语句3)块语句4)条件信号赋值语句5)元件例化语句6)生成语句7)并行过程调用语句

PROCESS中规定了每个进程语句在它的摸个敏感信号的值改变时都必须立即完成某个功能行为。进程的激活必须由敏感信号表中定义的敏感信号的变化来启动，否则必须有一个显示的WAIT语句激活

并行信号赋值语句包括：简单信号赋值语句、条件信号赋值语句、选择信号赋值语句 简单信号赋值语句：信号赋值语句<=表达式；

条件信号赋值语句：赋值目标<=表达式 WHEN 赋值条件 ELSE（类似于IF语句）表达式 WHEN 赋值条件 ELSE „„ 表达式；

选择信号赋值语句：WITH 选择表达式 SELECT（类似于CASE语句）赋值目标<=表达式 WHEN 选择值，表达式 WHEN 选择值，„„

表达式 WHEN 选择值；

元件例化是使VHDL设计实体构成自上而下层次化设计的一个重要途径。组成部分：1)将一个现成的设计实体定义为一个元件的语句；2)此元件与当前设计实体中的连接说明

元件例化语句中定义的例化元件的端口名与当前系统的连接实体端口名的接口表达式表达有两种方式：1)名字关联方式：通过“=>”一一对应2)位置关联方式：按例化元件端口的定义顺序将例化元件的对应的连接实体端口名一一列出

生成语句有一种复制功能。生成语句的四个组成部分：生成方式、说明部分、并行语句、标号。

子程序是利用顺序语句来定义和完成算法的。只能通过子程序调用及与子程序的界面端口进行通信。包括过程(可单独存在，多个返回值，有输入/出双向参数)和函数(作为语句的一部分调用，一个返回值，所有参数都是输入参数)，可在VHDL的结构体或程序包中任何位置调用子程序。

子程序特性：可重载性，即允许有许多重名的子程序，但这些子程序的参数类型及返回值数据类型不同

函数组成：函数首(作用：作为程序包的有关此函数的一个接口界面)、函数体

重载函数：VHDL允许相同的函数名定义函数，但要求函数中定义的操作数具有不同的数据类型。

过程组成部分：过程首、过程体。过程首不是必须的，过程体可以独立存在和使用

过程首参数表用于对常数、变量、信号三类数据对象目标作出说明，并用IN、OUT、INOUT定义参数工作模式(信息流向)

一般把EDA技术的发展分为CAD、CAE、EDA三个阶段。

EDA设计流程包括设计准备、设计输入、设计处理、器件编程四个步骤.EDA的设计验证包括功能仿真、时序仿真、器件测试三个过程

EDA的设计输入包括文本输入方式、图形输入方式、波形输入方式三个过程

当前最流行的并成为IEEE标准的硬件描述语言包括VHDL 语言、Verilog 和 HDL 语言

将硬件描述语言转化为硬件电路的重要工具软件称为HDL 综合器

基于EPROM、E2PROM和快闪存储器件的可编程器件，在系统断电后编程信息不丢失 基于SRAM结构的可编程器件，在系统断电后编程信息 会丢失

CPLD器件中至少包括可编程逻辑宏单元、可编程 I/O 单元、可编程内部连线三种结构 FPGA的三种可编程电路分别是可编程逻辑块 CLB、输入/输出模块 IOB、互连资源三种结构 根据逻辑功能块的大小不同，可将FPGA(可编程逻辑器件)分为细密度、粗密度两类；据FPGA内部连线结构的不同，可将FPGA分为分段互连型、连续互连型两类；据FPGA采用的开关元件不同，可将FPGA分一次编程型(OTP)、可重复编程型(MTP)两类

目前常见的可编程逻辑器件的编程和配置工艺包括电可擦存储单元的 E2PROM 或 Flash 技术、SRAM 查找表的编程单元、反熔丝编程单元三种编程工艺。

VHDL设计实体的基本结构由库、程序包使用说明、设计实体的说明、结构体说明、配置 等部分组成

实体、结构体是设计实体的基本组成部分，他们可以构成最基本的VHDL程序 在VHDL的端口声明语句中，端口方向包括in out buffer inout VHDL的数据对象包括常数 constant、变量 variable、信号 signal它们是用来存放各种类型数据的容器

VHDL的操作符包括逻辑操作符、关系操作符、算术操作符、符号操作符

VHDL的顺序语句只能出现在进程 process、函数 function、过程 procedure中，按照书写顺序自上而下，一条一条执行。

VHDL的进程（process）语句是由 顺序语句 组成的，但其本身却是 并行语句 Maxplus Ⅱ支持图形、符号、文本、波形等不同编辑方式

指定设计电路的输入/输出端口与目标芯片引脚的连接关系的过程称为引脚锁定

在完成设计电路的输入/输出端口与目标芯片引脚的锁定后，再次对设计电路的仿真称时序仿真或后仿真

图形文件设计结束后一定要通过 仿真，检查设计文件是否正确

以EDA方式设计实现的电路设计文件，最终偶可以编程下载到 FPGA 和 CPLD 芯片中，完成硬件设计和验证

MAX+PLUS的文本文件类型是(后缀名).VHD 在PC上利用VHDL进行项目设计，不允许在 根目录 下进行，不惜在根目录为设计建立一个工程目录(文件夹)VHDL源程序的文件名应与 实体名 相同，否则无法通过编译 EDA 名词解释

1.CPLD: 复杂可编程逻辑器件 2.HDL: 硬件描述语言 3.LUT:查找表(Look-Up-Table)4.ASIC:专用集成电路 5.SOC:单芯片系统

6.VHDL:超高速硬件描述语言 7.FPGA:现场可编程门阵列 8.RTL:寄存器传输级 9.SOPC:可编程片上系统

10.EAB:嵌入式阵列块 11.LAB:逻辑阵列块

12.IP:知识产权核

13.EDA:电子设计自动化

14.IEEE:美国电气电子工程师协会 15.ISP:在系统编程

16.LPM:参数可定制红模块库 17.UART:串口(通用异步触发器)

18.元件例化:将预先设计好的设计实体定义为一个元件，然后利用特定的语句将此元件与当前的设计实体中的指定端口相连接，从而为当前设计实体引入一个新的低一级的设计层次。19.简要解释 JTAG，指出 JTAG 的用途:JTAG：联合测试行动小组的简称，又意指其提出的一种硬件测试标准，常用于器件测试、编程下载和配置等操作。

第五篇：EDA总结题

名词解释：

EDA：electronic design auto mation 电子设计自动化 PLD：programmable logic device 可编程逻辑器件 LDPLD：低密度可编程逻辑器件 HDPLD：高密度可编程逻辑器件

PROM：programmable read only memory 可编程只读存储器 PLA：programmable logic array 可编程逻辑阵列 PAL：programmable array logic 可编程阵列逻辑 GAL：generic attay logic 通用阵列逻辑

EPLD：erasable programmable logic device 可擦除可编程逻辑器件 CPLD：complex programmable logic device 复杂可编程逻辑器件 FPGA：现场可编程门阵列

OTP：one time programmable 一次性编程器件 MTP：many time programmable 多次编程器件 ISP：在系统可编程 简答：

1、EDA设计流程：设计准备；设计输入←→功能仿真（图形输入方式，文本输入方式，波形输入方式）；设计处理←→时序仿真（设计编译和检查，设计优化和综合，适配和分割，布局和布线，生成编程数据文件）；设计效验；器件编程；器件测试和设计验证；设计完成。

2、硬件描述语言：VHDL：

1、具有强大的功能，覆盖面广，描述功能强

2、有良好的可读性

3、有良好的可移植性

4、可以延长设计的生命周期

5、支持对大规模设计的分解和已有设计的再利用

6、有利于保护知识产权

Verivog hdl:适合算法级，寄存器传输级，逻辑级，门级和版图级等各个层次和电路设计和描述。最大的优点是设计与工艺无关性。

VHDL设计实体的基本机构图。

1、库，程序包：LIBTATY IEEE;

USE IEEEE.STD-LOGIC-1164.ALL;

2、实体ENTITY 实名体

IS

GENERIC(类属表)；--类属参数声明。

PORT（端口表）；--端口声明

END实名体

端口方向：IN-输入

OUT-输出

INOUT-双向

BUFFER-具有读功能的输出

3、结构体：ARCHITECTURE结构体名OF实体名IS [信号声明语句]：--为内部信号名称及类型声明 BEGIN [功能描述语句] END ARCHITECTVRE 结构实体名；

4、VHDL文字规则:

1、数制#数值#

例：10#170#--十进制数值文字

2、数制基数符号“数值字符串” 例：B“111011110”；--二进制数数组

3、标识符：以字母开头，后面跟若干字母，数字或单个下划线，但最后不能为下划线。

5、VHDL对据对象：

1、变量：是一个局部量，只能在进程函数和进程中声明和使用。

VARIABLE变量名：数据类型【：=初始值】； 2.信号描述硬件系统的基本数据对象。

SIGNAL信号名：数据类型【：=初值】

标准逻辑位：

1、未初始化的U;

2、强未知的X;

3、强0的0;

4、强1的1;

5、高阻态Z

6、弱未知的W；

7、弱0的L；

8、弱1的H；

9、忽略-VERILOG HDL具有行为描述和结构描述功能。

行为描述包括：系统级、算法级、寄存器传输级。JK触发器

LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY myjkff IS PORT(j,k,clr:IN STD_LOGIC;clk:IN STD_LOGIC;q,qn:BUFFER STD_LOGIC);END myjkff;ARCHITECTURE one OF myjkff IS BEGIN PROCESS(j,k,clr,clk)VARIABLE jk:STD_LOGIC_VECTOR(1 DOWMTO 0)BEGIN jk:=(j & k);IF clr=’0’THEN q<=’0’;qn<=’1’;

ELSEIF clk’EVENT AND clk=’0’THEN CASE jk IS WHEN “00”=>q<=q;qn<=qn;WHEN “01”=>q<=’0’;qn<=’1’;WHEN “10”=>q<=’1’;qn<=’0’;WHEN “11”=>q<=NOT q;qn<=NOT qn;WHEN OTHERS=>NULL;END CASE;END IF;END PROCESS;END one;

8选一数据选择器

LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY vhdl1 IS PORT(s1,s2,s3: in STD_LOGIC;a,b,c,d,e,f,j,h: IN STD_LOGIC;z: OUT STD_LOGIC);END vhdl1;ARCHITECTURE example7 OF vhdl1 IS SIGNAL s: STD_LOGIC_VECTOR(2 DOWNTO 0);BEGIN s<=s1&s2&s3;PROCESS(s1,s2,s3,a,b,c,d,e,f,j,h)BEGIN CASE s IS WHEN “000”=>z<=a;WHEN “001”=>z<=b;WHEN “010”=>z<=c;WHEN “011”=>z<=d;WHEN “100”=>z<=e;WHEN “101”=>z<=f;WHEN “110”=>z<=j;WHEN “111”=>z<=h;WHEN OTHERS=>z<='X';END CASE;END PROCESS;END example7;

十五进止加法计数器

LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;

USE IEEE.STD_LOGIC_UNSIGNED.ALL;

ENTITY vhdl1 IS PORT(CLK,RST,ENA:IN STD_LOGIC;

Q:BUFFER STD_LOGIC_VECTOR(3 DOWNTO 0);

COUT:OUT STD_LOGIC);END vhdl1;

ARCHITECTURE one OF vhdl1 IS BEGIN PROCESS(CLK,RST,ENA)BEGIN IF RST='1' THEN Q<=“0000”;ELSIF CLK'EVENT AND CLK='1' THEN IF ENA='1' THEN Q<=Q+1;IF Q=“1110” THEN Q<=“0000”;END IF;END IF;COUT<=Q(0)AND Q(1)AND Q(2)AND Q(3);END IF;END PROCESS;END one;