第一篇：EDA实习图信息10-2-09
二，利用quartus2软件及VHDL语言设计组合逻辑电路 双2选1多路选择器先做2选1
ENTITY mux21a IS PORT(a, b, s: IN BIT;
y : OUT BIT);END ENTITY mux21a;ARCHITECTURE one OF mux21a IS BEGIN PROCESS(a,b,s)BEGIN IF s = '0' THEN
y <= a;ELSE y <= b END IF;END PROCESS;END ARCHITECTURE one;
LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY muxk ISPORT(a1,a2,a3,s0,s1:I outy:OUT BIT);END ENTITY muxk;ARCHITECTURE fd OF muxk ISCOMPONENT mua21a PORT(a,b,s:IN BIT;
y:OUT BIT)END COMPONENT;SIGNAL temp:BIT BEGIN u1:mux21a PORT MAP(a=>a2,b=>a3,s=>s0,y=>temp);
u2:mux21a
PORT
MAP(a=>a1,b=>temp,s=>s1,y=>outy);
END ARCHITECTURE fd;输入全是高电平，观察输出
输出如下
为高电平
当s1=1 s0=0 a1 a2 a3 如下图所示观察输出
输出波形为输出为a2
三．利用Quartus2软件及VHDL语言设计时序逻辑电路 1.LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY DFF1 I PORT(CLK : IN STD_LOGIC;D : IN STD_LOGIC;Q : OUT STD_LOGIC);END;ARCHITECTURE bhv OF DFF1 I SIGNAL Q1 : STD_LOGIC;
--类似于在芯片内部定义一个数据的暂存节点 BEGI PROCESS(CLK,Q1)BEGIN IF CLK'EVENT AND CLK = '1'
THEN Q1 <= D;END IF;
END PROCESS;Q <= Q1;
--将内部的暂存数据向端口输出（双横线--是注释符号）END bhv;
四．Quartus2软件及VHDL设计同步或异步时序电路
利用USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT10 IS PORT(CLK,RST,EN : IN STD_LOGIC;
CQ : OUT STD_LOGIC_VECTOR(3 DOWNTO 0);
COUT : OUT STD_LOGIC);
END CNT10ARCHITECTURE behav OF CNT10 IS BEGIN PROCESS(CLK, RST, EN)VARIABLE CQI : STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINIF RST = '1' THEN
CQI :=(OTHERS =>'0');--计数器异步复位
ELSIF CLK'EVENT AND CLK='1' THEN
--检测时钟上升沿IF EN = '1' THEN
--检测是否允许计数（同步使能）IF CQI < 9 THEN
CQI := CQI + 1;
--允许计数, 检测是否小于9
ELSE
CQI :=(OTHERS =>'0');
--大于9，计数值清零
END IF;END IF;END IF;
IF CQI = 9 THEN COUT <= '1';
--计数大于9，输出进位
ELSE
COUT <= '0';END IF;
CQ <= CQI;
--将计数值向端口输出
END PROCESS;END behav;
输出
七段数码
状态机 输入01
输出
第二篇：EDA实习报告
EDA实验报告
系别：
班级：
姓名：
学号：
目录
1.EDA介绍
2.Quartus II软件介绍
3.实习任务
4.封装引脚图
5.设计程序
6.结果显示
7.实习心得
1.EDA介绍
EDA是电子设计自动化（Electronic Design Automation）缩写。EDA技术是以计算机为工具，根据硬件描述语言HDL（Hardware Description language）完成的设计文件，自动地完成逻辑编译、化简、分割、综合及优化、布局布线、仿真以及对于特定目标芯片的适配编译和编程下载等工作。硬件描述语言HDL是相对于一般的计算机软件语言，如：C、PASCAL而言的。HDL语言使用与设计硬件电子系统的计算机语言，它能描述电子系统的逻辑功能、电路结构和连接方式。设计者可利用HDL程序来描述所希望的电路系统，规定器件结构特征和电路的行为方式；然后利用综合器和适配器将此程序编程能控制FPGA和CPLD内部结构，并实现相应逻辑功能的的门级或更底层的结构网表文件或下载文件。目前，就FPGA/CPLD开发来说，比较常用和流行的HDL主要有ABEL-HDL、AHDL和VHDL[1]。
几乎所有适于大学生做的数字逻辑电路实验都可以在计算机上利用EDA(Electronic Design Automatic—电子设计自动化)软件进行设计、仿真，只有极少量外部配件不能在计算机上进行仿真。因此，在实验前期阶段，即实验预习阶段的主要应用工具是EDA软件，利用EDA软件可以设计、仿真实验课题，进行虚拟实验。通过虚拟实验使实验者在进入真实实验前就能对预做的实验有相当的了解，甚至可以预测到实验的结果。这样在实际做实验时，可以把许多设计型实验的难度降低，同时能有更多的时间让实验者动手做实验，研究问题，提高实验效率。当前数字电路设计已由计算机辅助设计进入到以计算机为主的设计时代。
2.Quartus II 是Altera公司的综合性PLD开发软件，支持原理图、VHDL、VerilogHDL以及AHDL（Altera Hardware Description Language）等多种设计输入形式，内嵌自有的综合器以及仿真器，可以完成从设计输入到硬件配置的完整PLD设计流程。
Quartus II支持Altera的IP核，包含了LPM/MegaFunction宏功能模块库，使用户可以充分利用成熟的模块，简化了设计的复杂性、加快了设计速度。对第三方EDA工具的良好支持也使用户可以在设计流程的各个阶段使用熟悉的第三放EDA工具。
此外，Quartus II 通过和DSP Builder工具与Matlab/Simulink相结合，可以方便地实现各种DSP应用系统；支持Altera的片上可编程系统（SOPC）开发，集系统级设计、嵌入式软件开发、可编程逻辑设计于一体，是一种综合性的开发平台。
Maxplus II 作为Altera的上一代PLD设计软件，由于其出色的易用性而得到了广泛的应用。目前Altera已经停止了对Maxplus II 的更新支持，Quartus II 与之相比不仅仅是支持器件类型的丰富和图形界面的改变。Altera在Quartus II 中包含了许多诸如SignalTap II、Chip Editor和RTL Viewer的设计辅助工具，集成了SOPC和HardCopy设计流程，并且继承了Maxplus II 友好的图形界面及简便的使用方法。
3.1 设计信号发生器使其能在仪器上显示正弦、三角、方波、锯齿波（其中的两种波形）
2设计频率计使其能测出制定波形的频率
4.波形发生器封装引脚图
5.波形发生器程序（正弦波，方波）
Boxing4
LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY boxing4 IS PORT（RIN:in std_logic;
clk: IN std_logic;SINT:in std_logic_VECTOR(1 downto 0);--set:in std_logic;--_vector;--(1 downto 0);rs,rw,en,lcdon,lcdbon : OUT STD_LOGIC;YOUT:out std_logic_vector(7 downto 0);data : OUT STD_LOGIC_VECTOR(7 DOWNTO 0));END boxing4;ARCHITECTURE fwm OF boxing4 IS
TYPE states IS(clear_display,set_initial,set_cgram,write_cgram,set_addram1,diaplay_cgram,set_addram2,diaplay_cgrom);--clear_display-清屏;--set_initial-初始化设置;--set_cgram-设置 cgram 地址;--write_cgram-字模写入 cgram;--set_addram1-设置显示 cgram 字符的 addram 地址;--diaplay_cgram-显示 cgram 字符;--set_addram2-设置显示 cgrom 字符的 addram 地址;--diaplay_cgrom-显示 cgrom 字符 SIGNAL state:states;TYPE ram_array0 IS ARRAY(0 TO 7)OF STD_LOGIC_VECTOR(7 DOWNTO 0);--定义 ram_array0 为二维数组
TYPE ram_array1 IS ARRAY(0 TO 7)OF ram_array0;--定义 ram_array1 为三维数组 SIGNAL lcd_clk : STD_LOGIC;SIGNAL data1,data2,data3:INTEGER RANGE 0 TO 9;--signal n:std_logic;SIGNAL net1,net2:std_logic_vector(7 downto 0);--signal net3:std_logic;
COMPONENT choice4_1
PORT(s:in std_logic_vector(1 downto 0);
d1,d2: in std_logic_vector(7 downto 0);
y: out std_logic_vector(7 downto 0));END COMPONENT;COMPONENT fangbo PORT(clkf,rf:in std_logic;
qf:out std_logic_vector(7 downto 0));END COMPONENT;COMPONENT sin PORT(clksin,rsin:in std_logic;
da:out std_logic_vector(7 downto 0));END COMPONENT;BEGIN u1: fangbo PORT MAP(clkf=>CLK,rf=>RIN,qf=>net1);u2: sin PORT MAP(clksin=>CLK,rsin=>RIN,da=>net2);u3: choice4_1 PORT MAP(s=>SINT,d1=>net1,d2=>net2,y=>YOUT);en <=lcd_clk;rw<= '0';lcdon<='1';lcdbon<='1';data1<=1;data2<=2;data3<=5;
PROCESS(clk)
CONSTANT m : INTEGER:=50000;--50M 分频到 1kHz。
VARIABLE cout : INTEGER RANGE 0 TO 50000000:=0;BEGIN
IF clk'EVENT AND clk='0' THEN cout:=cout+1;
IF cout<=m/2 THEN lcd_clk<='1';
ELSIF cout ELSE cout:=0; END IF; END IF; END PROCESS; PROCESS(lcd_clk)CONSTANT cgram : ram_array1:=(--自定义 8 个 5*8 字符的字模(X“00”,X“0E”,X“00”,X“0E”,X“00”,X“1F”,X“00”,X“00”),--SAN(X“04”,X“1F”,X“04”,X“07”,X“05”,X“09”,X“13”,X“01”),--FANG(X“00”,X“1f”,X“04”,X“04”,X“17”,X“14”,X“14”,X“1f”),--ZHENG(X“0E”,X“02”,X“0E”,X“08”,X“08”,X“0e”,X“02”,X“0e”),--ZUO XIAN(X“04”,X“1E”,X“04”,X“08”,X“1e”,X“04”,X“09”,X“1f”),--YOU XIAN(X“00”,X“13”,X“0A”,X“03”,X“1a”,X“02”,X“0a”,X“13”),--ZUO BO(X“08”,X“1F”,X“09”,X“1E”,X“14”,X“08”,X“14”,X“03”),--YOU BO(X“18”,X“18”,X“07”,X“08”,X“08”,X“08”,X“07”,X“00”)--℃字符数据存储器); VARIABLE datacnt:INTEGER RANGE 0 TO 15; VARIABLE cnt: STD_LOGIC_VECTOR(7 DOWNTO 0); VARIABLE num:INTEGER RANGE 0 TO 7;BEGIN--wait until net3='0';RISING_EDGE(lcd_clk); IF RISING_EDGE(lcd_clk)THEN --if sint=“00”then case sint is when “11”=> CASE state IS WHEN clear_display=> rs<='0';data<=“00000001”;state<=set_Initial;--清屏 WHEN set_initial=> IF datacnt<3 THEN rs<='0';data<=“00111000”;datacnt:=datacnt+1;--设置功能:8 位,两行,5×8/每字符,重复 3 次 ELSIF datacnt=3 THEN rs<='0';data<=“00000110”;datacnt:=datacnt+1;--显示模式:完成一个字符码传送后,AC 自动加 1;显 ELSIF datacnt=4 THEN rs<='0';data<=“00001100”;datacnt:=datacnt+1;--显示控制:显示开,光标关,光标不闪烁 ELSE rs<='0';datacnt:=0;state <= set_cgram; END IF; WHEN set_cgram=>rs<='0';--设置 CGRAM 字符地址 data<=“01000000”+cnt;state<=write_cgram;--设置 CGRAM 字符地址 000 IF num <8 THEN cnt:=cnt+“00001000”;--设置 CGRAM 字符地址加 1 END IF; WHEN write_cgram=> rs<='1';--在 指 定 的--CGRAM 字符地址写入对应的 8 个 5*8 字符字模 data <= cgram(num)(datacnt);datacnt:=datacnt+1;state <= write_cgram;--写入 CGRAM 字符地址 000 的 5*8--字符字模 IF datacnt=8 THEN num:=num+1;datacnt:=0;state <= set_cgram;--写入下一个自定义--的 5*8 字符字模 IF num =7 THEN num:=0;cnt:=“00000000”;state<=set_addram1;--8 个 5*8 字符字模写--入完成 END IF; END IF; WHEN set_addram1=>rs<='0';--设置 ADDRAM 地址 1 data<=“10000000”;state<=diaplay_cgram; WHEN diaplay_cgram=>rs<='1';--显示 ADDRAM 地址对应的 CGRAM 字符 --if sint=“00”then IF datacnt=0 THEN data<=X“02”;datacnt:=datacnt+1; ELSIF datacnt=1 THEN data<=X“03”;datacnt:=datacnt+1; ELSIF datacnt=2 THEN data <= X“04”;datacnt:=datacnt+1; ELSIF datacnt=3 THEN data<=X“05”;datacnt:=datacnt+1; ELSIF datacnt=4 THEN data<=X“06”;datacnt:=datacnt+1; ELSIF datacnt=5 THEN data<=X“20”;datacnt:=datacnt+1; ELSIF datacnt=6 THEN data<=X“20”;datacnt:=datacnt+1; ELSIF datacnt=7 THEN data<=X“46”;datacnt:=datacnt+1; ELSIF datacnt=8 THEN data<=X“3a”;datacnt:=datacnt+1; ELSIF datacnt=9 THEN data<=X“31”;datacnt:=datacnt+1; ELSIF datacnt=10 THEN data<=X“30”;datacnt:=datacnt+1; ELSIF datacnt=11 THEN data<=X“4d”;datacnt:=datacnt+1; ELSIF datacnt=12 THEN data<=X“48”;datacnt:=datacnt+1; ELSIF datacnt=13 THEN data<=CONV_STD_LOGIC_VECTOR(data3+48,8);datacnt:=datacnt+1;--显示 cgrom 中指定的 ELSIF datacnt=14 THEN data<=X“5a”;datacnt:=datacnt+1; ELSE data<=X“20”;datacnt:=0;state <= set_addram2; END IF; WHEN set_addram2=>rs<='0';--设置 ADDRAM 地址 2 data<=“11000000”;state<=diaplay_cgrom; WHEN diaplay_cgrom=>rs<='1'; IF datacnt=0 THEN data<=X“4A”;datacnt:=datacnt+1; ELSIF datacnt=1 THEN data<=X“41”;datacnt:=datacnt+1; ELSIF datacnt=2 THEN data<=X“43”;datacnt:=datacnt+1; ELSIF datacnt=3 THEN data<=X“4B”;datacnt:=datacnt+1; ELSIF datacnt=4 THEN data<=X“20”;datacnt:=datacnt+1; ELSIF datacnt=5 THEN data<=X“20”;datacnt:=datacnt+1; ELSIF datacnt=6 THEN data<=X“20”;datacnt:=datacnt+1; ELSIF datacnt=7 THEN data<=X“20”;datacnt:=datacnt+1; ELSIF datacnt=8 THEN data<=X“20”;datacnt:=datacnt+1; ELSIF datacnt=9 THEN data<=X“20”;datacnt:=datacnt+1; ELSIF datacnt=10 THEN data<=X“20”;datacnt:=datacnt+1; ELSIF datacnt=11 THEN data<=CONV_STD_LOGIC_VECTOR(data3+48,8);datacnt:=datacnt+1; ELSIF datacnt=12 THEN data<=X“20”;datacnt:=datacnt+1; ELSIF datacnt=13 THEN data<=CONV_STD_LOGIC_VECTOR(data2+48,8);datacnt:=datacnt+1; ELSIF datacnt=14 THEN data<=CONV_STD_LOGIC_VECTOR(data1+48,8);datacnt:=datacnt+1; ELSE data<=X“56”;datacnt:=0;state <= set_addram1; END IF; END CASE; --end if; when “01”=> --elsif sint =“01”then CASE state IS WHEN clear_display=> rs<='0';data<=“00000001”;state<=set_Initial;--清屏 WHEN set_initial=> IF datacnt<3 THEN rs<='0';data<=“00111000”;datacnt:=datacnt+1;--设置功能:8 位,两行,5×8/每字符,重复 3 次 ELSIF datacnt=3 THEN rs<='0';data<=“00000110”;datacnt:=datacnt+1;--显示模式:完成一个字符码传送后,AC 自动加 1;显 ELSIF datacnt=4 THEN rs<='0';data<=“00001100”;datacnt:=datacnt+1;--显示控制:显示开,光标关,光标不闪烁 ELSE rs<='0';datacnt:=0;state <= set_cgram; END IF; WHEN set_cgram=>rs<='0';--设置 CGRAM 字符地址 data<=“01000000”+cnt;state<=write_cgram;--设置 CGRAM 字符地址 000 IF num <8 THEN cnt:=cnt+“00001000”;--设置 CGRAM 字符地址加 1 END IF; WHEN write_cgram=> rs<='1';--在 指 定 的--CGRAM 字符地址写入对应的 8 个 5*8 字符字模 data <= cgram(num)(datacnt);datacnt:=datacnt+1;state <= write_cgram;--写入 CGRAM 字符地址 000 的 5*8--字符字模 IF datacnt=8 THEN num:=num+1;datacnt:=0;state <= set_cgram;--写入下一个自定义--的 5*8 字符字模 IF num =7 THEN num:=0;cnt:=“00000000”;state<=set_addram1;--8 个 5*8 字符字模写--入完成 END IF; END IF; WHEN set_addram1=>rs<='0';--设置 ADDRAM 地址 1 data<=“10000000”;state<=diaplay_cgram; WHEN diaplay_cgram=>rs<='1';--显示 ADDRAM 地址对应的 CGRAM 字符 --if sint=“00”then IF datacnt=0 THEN data<=X“01”;datacnt:=datacnt+1; ELSIF datacnt=1 THEN data<=X“05”;datacnt:=datacnt+1; ELSIF datacnt=2 THEN data <= X“06”;datacnt:=datacnt+1; ELSIF datacnt=3 THEN data<=X“20”;datacnt:=datacnt+1; ELSIF datacnt=4 THEN data<=X“20”;datacnt:=datacnt+1; ELSIF datacnt=5 THEN data<=X“20”;datacnt:=datacnt+1; ELSIF datacnt=6 THEN data<=X“20”;datacnt:=datacnt+1; ELSIF datacnt=7 THEN data<=X“46”;datacnt:=datacnt+1; ELSIF datacnt=8 THEN data<=X“3a”;datacnt:=datacnt+1; ELSIF datacnt=9 THEN data<=X“31”;datacnt:=datacnt+1; ELSIF datacnt=10 THEN data<=X“30”;datacnt:=datacnt+1; ELSIF datacnt=11 THEN data<=X“4d”;datacnt:=datacnt+1; ELSIF datacnt=12 THEN data<=X“48”;datacnt:=datacnt+1; ELSIF datacnt=13 THEN data<=CONV_STD_LOGIC_VECTOR(data3+48,8);datacnt:=datacnt+1;--显示 cgrom 中指定的 ELSIF datacnt=14 THEN data<=X“5a”;datacnt:=datacnt+1; ELSE data<=X“20”;datacnt:=0;state <= set_addram2; END IF; WHEN set_addram2=>rs<='0';--设置 ADDRAM 地址 2 data<=“11000000”;state<=diaplay_cgrom; WHEN diaplay_cgrom=>rs<='1'; IF datacnt=0 THEN data<=X“4A”;datacnt:=datacnt+1; ELSIF datacnt=1 THEN data<=X“41”;datacnt:=datacnt+1; ELSIF datacnt=2 THEN data<=X“43”;datacnt:=datacnt+1; ELSIF datacnt=3 THEN data<=X“4B”;datacnt:=datacnt+1; ELSIF datacnt=4 THEN data<=X“20”;datacnt:=datacnt+1; ELSIF datacnt=5 THEN data<=X“20”;datacnt:=datacnt+1; ELSIF datacnt=6 THEN data<=X“20”;datacnt:=datacnt+1; ELSIF datacnt=7 THEN data<=X“20”;datacnt:=datacnt+1; ELSIF datacnt=8 THEN data<=X“20”;datacnt:=datacnt+1; ELSIF datacnt=9 THEN data<=X“20”;datacnt:=datacnt+1; ELSIF datacnt=10 THEN data<=X“20”;datacnt:=datacnt+1; ELSIF datacnt=11 THEN data<=CONV_STD_LOGIC_VECTOR(data3+48,8);datacnt:=datacnt+1; ELSIF datacnt=12 THEN data<=X“20”;datacnt:=datacnt+1; ELSIF datacnt=13 THEN data<=CONV_STD_LOGIC_VECTOR(data2+48,8);datacnt:=datacnt+1; ELSIF datacnt=14 THEN data<=CONV_STD_LOGIC_VECTOR(data1+48,8);datacnt:=datacnt+1; ELSE data<=X“56”;datacnt:=0;state <= set_addram1; END IF; END CASE; --end if; when others =>null; end case; END IF;end process;END fwm; Choice4-1 library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all; --程序包 entity choice4_1 is --定义实体 port(s:in std_logic_vector(1 downto 0); --信号选择端口s d1,d2: in std_logic_vector(7 downto 0);--d1d2d3d4分别连接四个波形发生模块 y: out std_logic_vector(7 downto 0));--定义输出信号端口 end choice4_1;architecture behav of choice4_1 is --结构体 begin process(s) begin case s is --case when语句进行信号位的选择 when “01”=>y<=d1; when “11”=>y<=d2; when others=>null; end case;end process; --进程结束 end behav; --结构体结束 fangbo library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;use ieee.std_logic_arith.all;entity fangbo is port(clkf,rf:in std_logic;qf:out std_logic_vector(7 downto 0));end entity;architecture behav of fangbo is signal a:bit;begin process(clkf,rf)--计数分频 variable cnt:integer range 0 to 256;begin if(rf='0')then a<='0';elsif clkf'event and clkf='1' then if cnt<255 then--进行分频 cnt:=cnt+1;else cnt:=0;a<=not a;end if;end if;end process;process(clkf,a)--信号输出 begin if clkf'event and clkf='1' then if a='1' then qf<=“11111111”;else qf<=“00000000”;end if;end if;end process;end behav; sin library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;use ieee.std_logic_arith.all;entity sin is port(clksin,rsin:in std_logic;da:out BIT_vector(7 downto 0));end entity;architecture behav of sin is signal a:bit;begin process(clksin,rsin)--计数分频 variable cnt:integer range 0 to 256;begin if(rsin='0')then a<='0';elsif clksin'event and clksin='1' then if cnt<4 then--进行分频 cnt:=cnt+1;else cnt:=0;a<=not a;end if;end if;end process;--process(clksin,a)process(a) variable tmp:std_logic_vector(7 downto 0);variable d:BIT_vector(7 downto 0);begin--if a='0' then--d:=“00000000”;--elsif clksin'event and clksin='1' then if a'event and a='1' then if tmp=“00111111” then tmp:=“00000000”;else tmp:=tmp+1;end if;case tmp is when “00000000”=>d:=“11111111”;when “00000001”=>d:=“11111110”;when “00000010”=>d:=“11111100”;when “00000011”=>d:=“11111001”;when “00000100”=>d:=“11110101”;when “00000101”=>d:=“11101111”;when “00000110”=>d:=“11101001”;when “00000111”=>d:=“11100001”;when “00001000”=>d:=“11011001”;when “00001001”=>d:=“11001111”;when “00001010”=>d:=“11000101”;when “00001011”=>d:=“10111010”;when “00001100”=>d:=“10101110”;when “00001101”=>d:=“10100010”;when “00001110”=>d:=“10010110”;when “00001111”=>d:=“10001010”;when “00010000”=>d:=“01111100”;when “00010001”=>d:=“01100000”;when “00010010”=>d:=“01100011”;when “00010011”=>d:=“01010111”;when “00010100”=>d:=“01001011”;when “00010101”=>d:=“01000000”;when “00010110”=>d:=“00110101”;when “00010111”=>d:=“00101011”;when “00011000”=>d:=“00100010”;when “00011001”=>d:=“00011010”;when “00011010”=>d:=“00010011”;when “00011011”=>d:=“00001101”;when “00011100”=>d:=“00001000”;when “00011101”=>d:=“00000001”;when “00011110”=>d:=“00000001”;when “00011111”=>d:=“00000000”;when “00100000”=>d:=“00000000”;when “00100001”=>d:=“00000001”;when “00100010”=>d:=“00000001”;when “00100011”=>d:=“00001000”;when “00100100”=>d:=“00001101”;when “00100101”=>d:=“00010011”;when “00100110”=>d:=“00011010”;when “00100111”=>d:=“00100010”;when “00101000”=>d:=“00101011”;when “00101001”=>d:=“00110101”;when “00101010”=>d:=“01000000”;when “00101011”=>d:=“01001011”;when “00101100”=>d:=“01010111”;when “00101101”=>d:=“01100011”;when “00101110”=>d:=“01100000”;when “00101111”=>d:=“01111100”;when “00110000”=>d:=“10001001”;when “00110001”=>d:=“10010110”;when “00110010”=>d:=“10100010”;when “00110011”=>d:=“10101110”;when “00110100”=>d:=“10111010”;when “00110101”=>d:=“11000101”;when “00110110”=>d:=“11011001”;when “00110111”=>d:=“11011001”;when “00111000”=>d:=“11100001”;when “00111001”=>d:=“11101001”;when “00111010”=>d:=“11101111”;when “00111011”=>d:=“11110101”;when “00111100”=>d:=“11111001”;when “00111101”=>d:=“11111100”;when “00111110”=>d:=“11111110”;when “00111111”=>d:=“11111111”;when others=>null;end case;end if;da<=d SRL 1;--幅度调整 end process;end behav; 频率计 1、频率产生器： library ieee;use ieee.std_logic_1164.all;library lpm;use lpm.lpm_components.all;entity lpm_counter0 is port(clock: in std_logic;q: out std_logic_vector(26 downto 0));end lpm_counter0;architecture syn of lpm_counter0 is signal sub_wire0 : std_logic_vector(26 downto 0);component lpm_counter generic（lpm_direction : string; lpm_port_updown : string;lpm_type : string;lpm_width : natural);port(clock : in std_logic; q : out std_logic_vector(26 downto 0));end component;begin q <= sub_wire0(26 downto 0);lpm_counter_component : lpm_counter generic map（lpm_direction => “up”，lpm_port_updown => “port_unused”，lpm_type => “lpm_counter”，lpm_width => 27)port map（clock => clock，q => sub_wire0);end syn; 2、测频控制信号发生器 library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity testpl is port(clk:in std_logic;--1Hz信号 tsten:out std_logic;--计数器使能信号 clr_cnt:out std_logic;--计数器清零信号 load:out std_logic);--锁存器输出控制信号 end testpl;architecture art of testpl is signal div2clk:std_logic;begin process(clk)begin if clk'event and clk='1'then div2clk<=not div2clk;--div2clk为0.5Hz end if;end process;process(clk ,div2clk)begin if(clk='0'and div2clk='0')then clr_cnt<='1';--当div2clk与clk同时为零时计数器清零 else clr_cnt<='0';--当div2clk处于的高电平时计数器计数 end if;end process;load<=not div2clk;--锁存器输出与计数器使能信号反相 tsten<=div2clk;end art; 3、有时钟使能的十进制计数器 library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity cnt10 is port(clk,clr,en: in std_logic;--clk:计数器时钟，clr:清零信号,en:计数使能信号 q: out std_logic_vector(3 downto 0);--q:4位计数结果输出 c10: out std_logic);--计数进位 end cnt10;architecture art of cnt10 is signal cqi: std_logic_vector(3 downto 0);begin process(clk,clr)begin if clr='1' then cqi<=“0000”;--当输入的clr_cnt为低电平1时清零 elsif clk'event and clk='1' then if en='1' then--当输入的tesen为高电平1时允许计数 if(cqi<9)then cqi<=cqi+1;else cqi<=“0000”;--等于9则计数器清零 end if;--当输入的tesen为低电平0时禁止计数，锁定计数值 end if;end if;end process;--产生进位 process(cqi)begin if cqi=“1001” then c10<='1';--当加的9时产生进位输出 else c10<='0';end if;end process;q<=cqi;end art;4、16位锁存器 library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity reg16b is port(load: in std_logic;--输出锁存控制信号 din: in std_logic_vector(15 downto 0);dout: out std_logic_vector(15 downto 0));end reg16b;architecture art of reg16b is begin process(load,din)begin if load'event and load='1'then--load为高电平时teten为低电平，计数器禁止 dout<=din;--锁存输入的数据 end if;end process;end art; 5、数码管控制器 library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity ledcom is port(clk:in std_logic;--数码管扫描频率 datain: in std_logic_vector(15 downto 0);--锁存器输入的16位信号 dataout: out std_logic_vector(3 downto 0);-输出至译码器的4位信号 com: out std_logic_vector(3 downto 0));--输出数码管选择信号 end ledcom;architecture art of ledcom is signal comclk: std_logic_vector(1 downto 0);begin--comclk同扫描频率clk循环变化 process(clk)begin if rising_edge(clk)then if comclk>=3 then comclk <=“00”; else comclk<=comclk+1;end if;end if;end process;--数码管选择 process(comclk)begin case comclk is when “00” => com<=“1000”;when “01” => com<=“0100”;when “10” => com<=“0010”;when “11” => com<=“0001”;when others =>NULL;end case;end process;--对应数码管的输出 process(comclk,datain)begin case comclk is when “11”=> dataout<=datain(3 downto 0);when “10”=> dataout<=datain(7 downto 4);when “01”=> dataout<=datain(11 downto 8);when “00”=> dataout<=datain(15 downto 12);when others =>NULL;end case;end process;end art; 6、七段数码管的译码器 library IEEE;use IEEE.std_logic_1164.all;entity ymq is port(d_in: in std_logic_vector(3 downto 0);--数码管控制器输入四位信号 d_out: out std_logic_vector(7 downto 0));--输出8位信号 end ymq;--第8位d_out[7]为逗号 architecture art of ymq is begin process(d_in)begin case d_in is--第8位为1高电平逗号不显示 when “0000” => d_out<=“11000000”;--0 when “0001” => d_out<=“11111001”;--1 when “0010” => d_out<=“10100100”;--2 when “0011” => d_out<=“10110000”;--3 when “0100” => d_out<=“10011001”;--4 when “0101” => d_out<=“10010010”;--5 when “0110” => d_out<=“10000010”;--6 when “0111” => d_out<=“11111000”;--7 when “1000” => d_out<=“10000000”;--8 when “1001” => d_out<=“10010000”;--9 when others =>NULL;end case;end process;end art; 7、元件声明及例化将各个元器件依据设计相连 library ieee;use ieee.std_logic_1164.all;entity lx is port(clk: in std_logic;led: out std_logic_vector(7 downto 0);ledc: out std_logic_vector(3 downto 0));end lx;architecture art of lx is component lpm_counter0--待调用的频率生成器端口定义 PORT(clock: IN STD_LOGIC;q: OUT STD_LOGIC_VECTOR(26 DOWNTO 0));end component;--十进制计数器 component cnt10--待调用的有时钟使能的十进制计数器端口定义 port(clk,clr,en: in std_logic;q: out std_logic_vector(3 downto 0);c10: out std_logic);end component;--16位锁存器 component reg16b--待调用的32位锁存器端口定义 port(load: in std_logic;din: in std_logic_vector(15 downto 0);dout: out std_logic_vector(15 downto 0));end component;--测频控制器 component testpl--待调用的测频控制信号发生器端口定义 port(clk:in std_logic;tsten:out std_logic;clr_cnt:out std_logic;load:out std_logic);end component;--数码管选择器 component ledcom--待调用的数码管选择器端口定义 port(clk:in std_logic;datain: in std_logic_vector(15 downto 0);dataout: out std_logic_vector(3 downto 0);com: out std_logic_vector(3 downto 0));end component;--译码器 component ymq--待调用的译码器端口定义 port(d_in: in std_logic_vector(3 downto 0);d_out: out std_logic_vector(7 downto 0));end component;signal clk1,clk2,clk3: std_logic;--clk1为1Hz信号,clk2为被测信号,clk3为数码管扫描信号 signal tsten,clr,load: std_logic;signal c1,c2,c3,c4: std_logic;signal qout,rout: std_logic_vector(15 downto 0);signal datao: std_logic_vector(3 downto 0);begin u0:testpl port map(clk1,tsten,clr,load);u1:cnt10 port map(clk2,clr,tsten,qout(3 downto 0),c1);u2:cnt10 port map(c1,clr,tsten,qout(7 downto 4),c2);u3:cnt10 port map(c2,clr,tsten,qout(11 downto 8),c3);u4:cnt10 port map(c3,clr,tsten,qout(15 downto 12),c4);u5:reg16b port map(load,qout(15 downto 0),rout);u6:ledcom port map(clk3,rout,datao,ledc);u8:ymq port map(datao,led);u9:lpm_counter0 port map(clk,q(25)=>clk1,q(15)=>clk2,q(17)=>clk3);end art; 6.结果显示 7.实习心得 贵州师范大学学生 实习报告 科目：EDA实习 专业: 电气工程及其自动化 班级: 10电气 姓名: 李启应 学号: 101401010202 实验项目名称：数字电子钟的设计 实验项目性质：普通试验 所属课程名称：VHDL程序设计 一、实验目的 学习VHDL语言的一些基本特点。2 掌握VHDL程序的基本结构。3掌握VHDL程序设计方法。要能够用vhdl语言读懂并编写eda程序，对eda设计的总体框架能有较好的把握，掌握各模块的调用方式。 二、实验内容和要求 设计一个数字时钟，显示时（2位），分（2位），秒（2位），具体要求是：具有时分秒计数显示功能，以24小时循环计时；数码管动态显示时，分，秒；具有清零功能。 在软件工具平台上，进行VHDL语言的各模块编程输入、编译实现和仿真验证。 三、实验主要仪器设备和材料 计算机,开发环境MAX-PLUSII,ZY11EDA实验系统，VHDL语言。 四、实验方法、步骤及结果测试 1、设计思路： 数字钟的主体是计数器，它记录并显示接收到的秒脉冲个数，其中秒和分位60进制计数器，小时为24进制计数器，分别产生3位BCD码。BCD码经译码，驱动后接数码显示电路。 根据实验要求，将设计分为5个主要部分，时功能模块、分功能模块、秒功能模块、扫描仪功能模块和7段LED功能模块。在时、分、秒模块中，包括复位和预置数，其主要思路如下： 秒钟的模块：设计一个60进制的计数器，以clk为其时钟信号，每60个clk后产 生一个进位信号CF给分钟模块，作为分钟进程的响应信号。秒钟模块VHDL程序见附录1: 仿真波形如下： 封装如下图： 分钟的模块：同理于秒钟的模块，设计一个60进制的计数器，以CFM为其时钟信号，每60个CFM后产生一个进位信号CFM给小时模块，作为小时模块进程的响应信号。分钟模块VHDL程序见附录二: 仿真波形如下： 封装如下图： 小时的模块：为24进制计数器，在分的进位信号CFM的激发下计数，从0到23的时候产生一个信号CFH，全部清0，重新开始计时。小时模块VHDL程序见附录三: 仿真波形如下： 封装如下图： 扫描仪模块：在扫描仪内部，有一个3-8译码器的片选信号，当3-8译码器的片选信号为000时，片选信号选中7段LED模块中的秒的个位，当3-8译码器的片选信号为001时，片选信号选中7段LED模块中的秒的十位，当3-8译码器的片选信号为010时，片选信号选中7段LED模块中的分的个位，当3-8译码器的片选信号为011时，片选信号选中7段LED模块中的分的十位，当3-8译码器的片选信号为100时，片选信号选中7段LED模块中的时的个位，当3-8译码器的片选信号为101时，片选信号选中7段LED模块中的时的十位，就这样动态扫描，当输入的时钟信号频率很高的时候，就形成了我们的时钟。 扫描仪模块VHDL程序见附录四: 仿真波形如下： 封装如下图： 7段LED模块：根据动态扫描仪的片选信号来依次点亮我们所需的时间。7段LED模块VHDL程序见附录五: 仿真波形如下： 封装如下图： 综合以上5大模块，把它们用线连接起来就得到我们的总的电路图：如下图所示： 其工作原理为：扫描仪3-8译码器的片选信号根据时分秒的输入选中7段LED模块，然后再由时分秒中产生的3位BCD码来输出秒的个位，十位、时的个位，十位、小时的个位，十位。 4.总结： 在实验这两周的时间里，我们做过DC触发器、DQ触发器、3-8译码器、二选一电路和四选一电路等，最后综合做了数字时钟电路，通过这次实习，我对用VHDL来编程有了更深的了解，在要编程的时候，我学会了分模块进行，因为一开始的时候设计一个时钟系统比较麻烦，没有分模块之前总是会有差错，而之后思路就会比较清晰，有明确的方案，在对照书本里的编程规则与语句，就完成了这次的设计，总之就是获益良多。附录1：秒钟模块VHDL程序 library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity second is port(clk,reset:in std_logic;cf:out std_logic;second1_out:out std_logic_vector(3 downto 0);second10_out:out std_logic_vector(2 downto 0));end entity second;architecture one of second is signal second1n:std_logic_vector(3 downto 0);signal second10n:std_logic_vector(2 downto 0);begin second1_out<=second1n;second10_out<=second10n;process(clk,reset)begin if(reset='1')then second1n<=“0000”;second10n<=“000”;elsif(clk' event and clk='1')then if(second1n=“1001”)then 7 second1n<=“0000”;if(second10n=“101”)then second10n<=“000”;cf<='1';else second10n<=second10n+1;end if;else second1n<=second1n+1;end if;end if;end process;end architecture one;附录二：分钟模块VHDL程序 library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity minute is port(clk,reset:in std_logic;cf:out std_logic;minute1_out:out std_logic_vector(3 downto 0);minute10_out:out std_logic_vector(2 downto 0));end entity minute;architecture one of minute is signal minute1n:std_logic_vector(3 downto 0);signal minute10n:std_logic_vector(2 downto 0);begin minute1_out<=minute1n;minute10_out<=minute10n;process(clk,reset)begin if(reset='1')then minute1n<=“0000”;minute10n<=“000”;elsif(clk' event and clk='1')then if(minute1n=“1001”)then minute1n<=“0000”;if(minute10n=“101”)then minute10n<=“000”;cf<='1';else minute10n<=minute10n+1;end if;else minute1n<=minute1n+1;end if;end if;end process;end architecture one;附录三：小时模块VHDL程序 library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity hour is port(clk,reset:in std_logic;hour1_out:out std_logic_vector(3 downto 0);hour10_out:out std_logic_vector(1 downto 0));end entity hour;architecture one of hour is signal hour1n:std_logic_vector(3 downto 0);signal hour10n:std_logic_vector(1 downto 0);begin hour1_out<=hour1n;hour10_out<=hour10n;process(clk,reset)begin if(reset='1')then hour1n<=“0000”;hour10n<=“00”;elsif(clk' event and clk='1')then if(hour1n=“1001”or(hour1n=“0011”and hour10n=“0010”))then hour1n<=“0000”;if(hour10n=“10”)then hour10n<=“00”;else hour10n<=hour10n+1;end if;else hour1n<=hour1n+1;end if;end if;end process;end architecture one;附录四：扫描仪模块VHDL程序 library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;use ieee.std_logic_arith.all;entity saomiaoyi is port(clk:in std_logic;reset:in std_logic;second1,minute1,hour1:in std_logic_vector(3 downto 0);second_10,minute_10:in std_logic_vector(2 downto 0);hour_10:in std_logic_vector(1 downto 0);dataout:out std_logic_vector(3 downto 0);sel:out std_logic_vector(2 downto 0));end entity saomiaoyi;architecture one of saomiaoyi is signal count:std_logic_vector(2 downto 0);begin sel<=count;process(clk,reset)begin if(reset='1')then dataout<=“0000”;elsif(clk'event and clk='1')then if count>=“101” then count<=“000”;else count<=count+1;end if;end if;case count is when“000”=>dataout<=second1;when“001”=>dataout<='0'& second_10;when“010”=>dataout<=minute1;when“011”=>dataout<='0'& minute_10;when“100”=>dataout<=hour1;when others =>dataout<=“00”& hour_10;end case;end process;end architecture one; 附录五：7段LED模块VHDL程序 LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY led_7 IS PORT(A:IN STD_LOGIC_VECTOR(3 DOWNTO 0);LED7S:OUT STD_LOGIC_VECTOR(6 DOWNTO 0));END entity led_7;ARCHITECTURE one OF led_7 IS BEGIN PROCESS(A)BEGIN CASE A(3 DOWNTO 0)IS WHEN “0000” => LED7S <= “0111111”;--X“3F” 0 WHEN “0001” => LED7S <= “0000110”;--X“06” 1 WHEN “0010” => LED7S <= “1011011”;--X“5B” 2 WHEN “0011” => LED7S <= “1001111”;--X“4F” 3 WHEN “0100” => LED7S <= “1100110”;--X“66” 4 WHEN “0101” => LED7S <= “1101101”;--X“6D” 5 WHEN “0110” => LED7S <= “1111101”;--X“7D” 6 WHEN “0111” => LED7S <= “0000111”;--X“07” 7 WHEN “1000” => LED7S <= “1111111”;--X“7F” 8 WHEN “1001” => LED7S <= “1101111”;--X“6F” 9 WHEN OTHERS => NULL;END CASE;END PROCESS;END ARCHITECTURE one; 电子设计自动化技术EDA实习报告 目录 引 言 （1）EDA简介 （2）EDA的设计流程 第一章 实训目的 第二章 实训内容 一、EDA 开发软件Max+plus II 或Quartus II 1.1基本原理 1.2条件要求 1.3主要内容 1.4实践步骤与结果分析 （一）设计原理图或VHDL源程序 1)原理图 2）VHDL源程序 （二）器件及管脚逻分配图 1）调试编译与仿真波形 2）时序分析图 1.5项目一的结论 二、4位全加器设计 2.1基本原理 2.2条件要求 2.3主要内容 2.4方案及实现方法 2.5实践步骤与结果分析 （一）设计1 位全加器 1)1 位全加器原理图 2）1位全加器仿真波形 （二）四位全加器设计 1）四位全加器原理图 2）器件及管脚逻分配图 3）调试编译与仿真波形 4）时序分析图 （三）项目二的结论 三、8 线-3 线优先编码器 3.1基本原理 1、管脚 2、真值表 3.2条件要求 3.3主要内容 3.4方案及实现方法 3.5实践步骤与结果分析 （一）原理图和VHDL程序 203130705岳慧慧 电子设计自动化技术EDA实习报告 1)3-8译码器的原理图 2）VHDL程序 （二）器件及管脚逻分配图 （三）调试编译与仿真波形 1、调试编译 2、仿真波形 （四）时序分析图 （五）项目三的结论 四、10 进制计数器设计 4.1基本原理 1、管脚 2、真值表 4.2条件要求 4.3主要内容 4.4方案及实现方法 4.5实践步骤与结果分析 （一）原理图和VHDL程序 1)10 进制计数器 2）VHDL程序 （二）器件及管脚逻分配图 （三）调试编译与仿真波形 1、调试编译 2、仿真波形 （四）时序分析图 （五）项目四的结论 五、8 位循环移位寄存器 5.1基本原理 1、管脚 2、真值表 5.2条件要求 5.3主要内容 5.4方案及实现方法 5.5实践步骤与结果分析 （一）原理图和VHDL程序 1)8 位循环移位寄存器 2）VHDL程序 （二）器件及管脚逻分配图 （三）调试编译与仿真波形 1、调试编译 2、仿真波形 （四）时序分析图 （五）项目三的结论 第三章 结 论 203130705岳慧慧 电子设计自动化技术EDA实习报告 引 言 （1）EDA简介 电子技术的迅猛发展，高新技术日新月异。传统的电子技术设计方法，以不能帮助我们更好的、高效的完成设计任务。所以我们需要更好的工具来帮助我们完成设计任务。 EDA技术是指以计算机为工作平台，融合应用电子技术、计算机技术、信息处理及智能化技术，进行电子产品自动化设计的一门新技术。 EDA技术作为现代电子设计技术的核心，依赖于计算机，在EDA工具软件平台上，对以硬件描述语言为逻辑描述手段完成设计文件，自动地完成逻辑编译、逻辑化简、逻辑综合、布局布线，以及逻辑优化和仿真测试，直至实现既定的电子电路的功能。 在硬件方面，EDA技术融合了大规模集成电路制造技术、集成电路板图设计技术、可编程器件编程技术、自动测试技术等；在计算机辅助工程方面融合了计算机辅助设计、计算机辅助制造、计算机辅助测试、计算机辅助分析、计算机辅助工程技术以及多种计算机语言的设计概念；在现代电子学方面容纳了诸如计算机设计技术、电子线路设计理论、数字信息处理技术、数字系统建模和优化技术以及基于微波技术的长线技术理论。 可以说，EDA技术打破了软件设计和硬件设计间的壁垒，是一门综合性学科，一种多方位技能技术。它将设计效率和产品性能合二为一，代表了电子设计技术和电子应用技术的发展方向。 （2）EDA的设计流程 编辑输入 1)文本输入。在EDA工具软件的文本编辑见面上，输入用某种硬件语言表 述的电路设计文本。 2)原理图输入。在EDA工具软件的图形编辑界面上，绘制能完成预定功能的电路原理图。 3)状态图输入。依据电路的控制条件和状态转换的因果关系，在EDA工具软件的状态图编辑界面上绘制时序电路的状态流程图。 波形图输入 在EDA工具软件的波形图编辑界面上，绘制电路输入输出信号间的波形关系，然后由EDA编译器据此完成电路设计。 综合 综合是将由硬件描述语言表述的电路行为表述转换为低级的、与可编程逻辑器件基本结构相映射的网表文件或电路连接图。 适配 适配是为了将综合器产生的网表文件装配于指定的目标器中，而产生最终的编程文件。 功能仿真与时序仿真 1)功能仿真是指针对文本设计、原理图设计及其它设计方法的逻辑功能进 2)行测试模拟，以便了解所设计电路实现的功能是否符合要求。 3)时序仿真的结果接近真实器件的运行特性。 编程下载 把适配后生成的编程文件通过编程器或编程电缆载入目标可编程逻辑器件，以便进行硬件验证。 硬件测试 对含有载入了编程文件的可编程逻辑器件的硬件系统进行统一的测试。 203130705岳慧慧 电子设计自动化技术EDA实习报告 第一章 实训目的 1)掌握MAX+PLUSⅡ或Quartus II 的安装与使用方法，EDA 的开发流程及相关分析综合方法。2)复习加法器的原理，掌握加法器的设计实现方法，设计实现数字系统设计中常用的4位全加器，在此基础上进一步熟悉MAX+PLUSⅡ或Quartus II 软件的使用方法，熟练掌握EDA的图形编程方法、开发流程、以及组合逻辑电路的设计、分析、综合、仿真方法。 3)复习编码器的原理，掌握编码器的设计实现方法，设计实现数字系统设计中常用的8线-3 线优先编码器，逐步学会熟练运用MAX+PLUSⅡ或Quartus II 软件，熟悉EDA 的VHDL程序设计方法、学习掌握组合逻辑电路的VHDL 描述方法，进一步掌握应用EDA 常用工具进行组合逻辑电路的设计、分析、综合、仿真等的技巧。 4)复习计数器的原理，掌握计数器的设计实现方法，设计实现数字系统设计中常用的10进制计数器，逐步学会熟练运用MAX+PLUSⅡ或Quartus II 软件，熟悉EDA 的VHDL 程序设计方法、学会使用信号升沿、降沿、VHDL 的敏感量表等内容，掌握时序逻辑电路的VHDL描述方法，步掌握应用EDA 常用工具软件进行时序逻辑电路的设计、分析、综合、仿真等的方法与技巧。 5)复习循环移位寄存器的原理与功能，学习掌握循环移位寄存器的设计实现方法，设计实现数字系统设计中常用的8 位循环移位寄存器，逐步学会熟练运用MAX+PLUSⅡ或QuartusII 软件，熟悉EDA 的VHDL 程序设计方法、学会使用信号升沿、降沿、VHDL 的敏感量表等内容，掌握时序逻辑电路的VHDL 描述方法，掌握应用EDA 常用工具软件进行时序逻辑电路的设计、分析、综合、仿真等的方法与技巧。 6)初步掌握VHDL语言和原理图的设计输入，编译，仿真和调试过程，理解VHDL语言的基本特点包括结构、语法、数据类型等。 第二章 实训内容 一、EDA 开发软件Max+plus II 或Quartus II 1.1基本原理 根据EDA 的设计流程：设计输入→编译→器件选择→管脚分配→设计仿真→时序分析→编程下载，在熟悉EDA 开发软件Max＋plus II 或Quartus II 界面操作基础上，使用软件提供的编辑、编译、仿真等工具，分析所设计的系统。 1.2条件要求 1)计算机及操作系统 2)MAX+Plus II 或Quartus II 软件 3)编程电缆（可选） 1.3主要内容 1.设计输入方法，包括图形输入、文本输入等 2.设计编译 3.器件选择及管脚分配 4.设计仿真 5.时序分析 6.编程下载 1.4实践步骤与结果分析 （一）设计原理图或VHDL源程序 203130705岳慧慧 电子设计自动化技术EDA实习报告 1)原理图 我设计了一个半加器，A和B是输入端，C是进位输出，D是加法输出 以上为采用图形输入法完成的一个二输入半加器电路 2）VHDL源程序 O<=A XOR B；//A与B异或 C<=A AND B；//A与B相与 （二）器件及管脚逻分配图203130705岳慧慧 5 电子设计自动化技术EDA实习报告 与门的两个输入A 和B 分配给管脚3 与2，输出C分配给管脚44，输出O分配给管脚43，所选器件为EPM3032ALC44-4。 （三）调试编译与仿真波形 1）调试编译 203130705岳慧慧 6 电子设计自动化技术EDA实习报告 编译结果正确，无错误，但是有一个警告。 2）仿真波形 此处，我设计A输入信号为100ns/每格的时钟脉冲，B输入信号为300ns/每格的时钟脉冲。 仿真波形如下图所示： 从仿真波形可以看出，输入输出结果满足表达式O=A XOR B、C=A AND B，亦即所设203130705岳慧慧 电子设计自动化技术EDA实习报告 计电路功能达到设计要求。 （四）时序分析图 此处，我进行Classic Timing Analyzer 时序分析，可以得到A、B、C、D四个波形的信号到达时间都是3.5ns，所以仿真波形图上不存在毛刺，很完美。 1.5项目一的结论 我掌握了MAX+PLUSⅡ或Quartus II 的安装与使用方法，EDA 的开发流程及相关分析综合方法，在此基础上进一步熟悉MAX+PLUSⅡ或Quartus II 软件的使用方法，熟练掌握EDA的图形编程方法、开发流程、以及组合逻辑电路的设计、分析、综合、仿真方法。同时复习加法器的原理，掌握加法器的设计实现方法，我完成的主要工作是设计了数字系统设计中常用的一个半加器。A和B是半加器输入，C是半加器的进位输出，D是Ａ加Ｂ的结果输出，并且利用波形仿真验证ＶＨＤＬ程序和原理图的正确性。得出的结论是根据波形图结果，波形符合逻辑关系，无毛刺，十分完美地实现二输入半加器。 二、4位全加器设计 2.1基本原理 位全加器的管脚如下图所示： 其中CIN 表示输入进位位，COUT 表示输出进位位，输入A 和B 分别表示加数和被加数。输出SUM＝A＋B＋CIN，当SUM 大于255 时，COUT 置‘1’。 4位全加器可以看做四个1位全加器级联而成，首先采用基本逻辑门设计一位全加器，而后通过多个1位全加器级联实现4位全加器。其中，其中C1表示输入进位位，C0表示输出进位位，输入A和B分别表示加数和被加数。S为输出和，其功能可用布尔代数式表示为： S=A+B+C1 203130705岳慧慧 电子设计自动化技术EDA实习报告 首先根据一位全加器的布尔代数式应用基本逻辑门设计一位全加器，而后仿真验证一位全加器设计，准确无误后生成元件，供4位全加器设计用。将4个1位全加器级联构成四位全加器。 2.2条件要求 1．计算机及操作系统 2．MAX+Plus II 或Quartus II 软件 3．编程电缆（可选） 2.3主要内容 根据所学相关知识，运用MAX+PLUS II 或Quartus II 软件的图形输入方法，实现4位全加器设计。首先给出设计原理并提出实现方案，经指导教师同意后，通过设计输入、编译综合、仿真验证等过程完成并验证设计。 1.设计输入方法，包括图形输入、文本输入等 2.设计编译 3.器件选择及管脚分配 4.设计仿真 5.时序分析 6.编程下载 2.4方案及实现方法 设计过程中可以首先采用基本逻辑门设计1 位全加器，而后通过多个1 位全加器级联实现4 位全加器，也可以根据输出与输入的逻辑关系写出其布尔代数式，根据布尔代数式用基本逻辑门实现全加器。 2.5实践步骤与结果分析 （一）设计1 位全加器 1)1 位全加器原理图 我设计了一位全加器，A和B是输入端，C1是进位输入端，C0是进位输出端，S是全加器输出端。 203130705岳慧慧 电子设计自动化技术EDA实习报告 以上为采用图形输入法完成的一个一位全加器电路。 2）1位全加器仿真波形 仿真结果如图，1位全加器设计成功。 （二）四位全加器设计 与门的两个输入A 和B 分配给管脚3 与2，输出C分配给管脚44，输出O分配给管脚43，所选器件为EPM3032ALC44-4。 1）四位全加器原理图 203130705岳慧慧 电子设计自动化技术EDA实习报告 2）器件及管脚逻分配图 203130705岳慧慧 电子设计自动化技术EDA实习报告 管脚分配情况如图，所选器件为EPM3032ALC44-4。 3）调试编译与仿真波形 1．调试编译 编译结果正确，无错误，但是有一个警告。 分析可得，通过二输入与门，非门，或门，输出的S为两者之和，C0为输出进位。仿真结果与全加器真值表相同，四位全加器设计成功。 2．仿真波形 仿真波形如下图所示： 203130705岳慧慧 电子设计自动化技术EDA实习报告 当A3A2A1A0=0000，B3B2B1B0=0000时，S3S2S1S0=0000 ；当A3A2A1A0=0101，B3B2B1B0=1100时，S3S2S1S0=0001，其他时刻波形也与全加器功能相符，全加器设计成功。 从仿真波形可以看出，输入输出结果满足表达式O=A XOR B、C=A AND B，亦即所设计电路功能达到设计要求。 4）时序分析图 203130705岳慧慧 电子设计自动化技术EDA实习报告 此处，我进行Classic Timing Analyzer 时序分析，可以得到A、B、C1、C0、S五个端口的信号到达时间，同步逻辑性能分析后可知仿真波形图上不存在毛刺，满足四位全加器的设计要求。 （三）项目二的结论 我掌握了EDA 的开发流程及相关分析综合方法，在此基础上进一步熟悉MAX+PLUSⅡ或Quartus II 软件的使用方法，熟练掌握EDA的图形编程方法、开发流程、以及组合逻辑电路的设计、分析、综合、仿真方法。同时复习加法器的原理，掌握加法器的设计实现方法，我完成的主要工作是设计了数字系统设计中常用的一个半加器。A和B是全加器加数和被加数，C1是全加器的进位输入，C0是全加器的进位输出，S是A加B的结果输出，并且利用波形仿真验证原理图的正确性。得出的结论是根据波形图结果，波形符合逻辑关系，无毛刺，十分完美地实现一位全加器。 三、8 线-3 线优先编码器 3.1基本原理 1、管脚 线-3 线优先编码器的管脚如图： 其中IN 表示输入编码位，Sel 为片选信号，Y 表示输出编码值，YS 与YEX 表示器件状态，“11”表示器件未选中，“01”表示无键按下，“10”表示器件工作态。 2、真值表 8-3 编码器的真值表如下： 3.2条件要求 1.计算机及操作系统 2.MAX+Plus II 或Quartus II 软件 3.编程电缆（可选） 203130705岳慧慧 电子设计自动化技术EDA实习报告 3.3主要内容 1．根据所学相关知识，运用MAX+PLUS II 或Quartus II 软件的文本文件输入方法，编写VHDL 程序，实现8-3 优先编码器的设计。首先给出设计原理并提出实现方案论证，经指导教师同意后，通过设计输入、编译综合、仿真验证等过程完成并验证设计。设计输入方法，包括图形输入、文本输入等 2．设计编译 3．器件选择及管脚分配 4．设计仿真 5．时序分析 6．编程下载 3.4方案及实现方法 8-3 优先编码器的VHDL 描述有多种方法，设计过程中可以根据真值表采用case„when语句、with„select 语句、if„then 结构等多种手段实现，也可以根据真值表分析输入输出间的逻辑关系，根据逻辑关系写出其布尔表达式，根据布尔代数式调用基本逻辑门元件实现8-3 优先编码器，详细方案与方法略。 3.5实践步骤与结果分析 （一）原理图和VHDL程序 1)3-8译码器的原理图 203130705岳慧慧 电子设计自动化技术EDA实习报告 以上为采用图形输入法完成的一个3-8优先译码器。 2）VHDL程序 8-3优先编码器的VHDL描述有多种方法，设计过程中可以根据真值表采用case„when语句、with„select语句、if„then结构等多种手段实现，也可以根据真值表分析输入输出间的逻辑关系，根据逻辑关系写出其布尔表达式，根据布尔代数式调用基本逻辑门元件实现8-3优先编码器。本实验中，我根据真值表用if-then结构实现8-3优先编码器。 203130705岳慧慧 电子设计自动化技术EDA实习报告 （二）器件及管脚逻分配图 管脚分配情况如图，所选器件为EPM3032ALC44-4。 （三）调试编译与仿真波形 1、调试编译 编译结果正确，无错误，但是有两个警告。 203130705岳慧慧 电子设计自动化技术EDA实习报告 2、仿真波形 8线-3线优先编码器的仿真波形如下图所示： 当3-8译码器的片选信号为000时，片选信号选中输出的个位，当3-8译码器的片选信号为001时，片选信号选中输出的十位，当3-8译码器的片选信号为010时，片选信号选中输出的个位，当3-8译码器的片选信号为011时，片选信号选中输出的十位，当3-8译码器的片选信号为100时，片选信号选中输出的个位，当3-8译码器的片选信号为101时，片选信号选中输出的十位，就这样动态扫描，当输入的时钟信号频率很高的时候，就形成了我们的时钟。 从仿真波形可以看出，输入输出结果满足所设计电路功能，符合前文真值表，3-8优先编码器达到设计要求。 （四）时序分析图 203130705岳慧慧 18 电子设计自动化技术EDA实习报告 此处，我进行Classic Timing Analyzer 时序分析，可以得到输入输出端口的信号到达时间都是4.5ns，同步逻辑性能分析后可知仿真波形图上不存在毛刺，满足3-8优先编码器的设计要求。 （五）项目三的结论 我掌握了EDA 的开发流程及相关分析综合方法，在此基础上进一步熟悉MAX+PLUSⅡ或Quartus II 软件的使用方法，熟练掌握EDA的图形编程方法、开发流程、以及组合逻辑电路的设计、分析、综合、仿真方法。同时复习加法器的原理，掌握加法器的设计实现方法，我完成的主要工作是设计了数字系统设计中常用的一个3-8优先编码器，并且利用波形仿真验证ＶＨＤＬ程序和原理图的正确性。得出的结论是根据波形图结果，波形符合逻辑关系，无毛刺，十分完美地实现3-8优先编码器的功能。 我发现用VHDL硬件描述语言的形式来进行数字系统的设计方便灵活，利用EDA软件进行编译优化仿真极大地减少了电路设计时间和可能发生的错误，降低了开发成本，这种设计方法必将在未来的数字系统设计中发挥越来越重要的作用。 附：参考程序 LIBRARY IEEE;ENTITY ENCODER IS USE IEEE.STD_LOGIC_1164.ALL;PORT(I:IN STD_LOGIC_VECTOR(7 USE IEEE.STD_LOGIC_UNSIGNED.ALL;DOWNTO 0);203130705岳慧慧 电子设计自动化技术EDA实习报告 SEL: IN STD_LOGIC;Y : OUT STD_LOGIC_VECTOR(2 DOWNTO 0);YS,YEX : INOUT STD_LOGIC);END ENCODER;ARCHITECTURE sample OF ENCODER IS BEGIN P1:PROCESS(I,SEL)BEGIN if SEL='1' then Y <=“111”;YS <='1';YEX<='1';elsif I(7)='0' then Y <=“000”;YS <='1';YEX<='0';elsif I(6)='0' then Y<=“001”;YS <='1';YEX<='0';elsif I(5)='0' then Y<=“010”;YS <='1';YEX<='0';elsif I(4)='0' then Y<=“011”; YS <='1';YEX<='0'; elsif I(3)='0' then Y<=“100”;YS <='1';YEX<='0'; elsif I(2)='0' then Y<=“101”;YS <='1';YEX<='0'; elsif I(1)='0' then Y<=“110”;YS <='1';YEX<='0'; elsif I(0)='0' then Y<=“111”;YS <='1';YEX<='0'; elsif I=“11111111” then Y<=“111”;YS <='0';YEX<='1';else Y<=“ZZZ”;end if; END PROCESS P1;END sample; 四、10 进制计数器设计 4.1基本原理 1、管脚 进制计数器的管脚如图： 其中IN 表示输入编码位，Sel 为片选信号，Y 表示输出编码值，YS 与YEX 表示器件状态，“11”表示器件未选中，“01”表示无键按下，“10”表示器件工作态。 2、真值表 203130705岳慧慧 电子设计自动化技术EDA实习报告 进制计数器的真值表如下： 计数开始，计数器从计数初值开始做加计数或减计数。加计数时，计数到‘9’后，再来一个计数脉冲，计数器从‘0’开始。重新启动加计数；减计数时，计数到‘0’后，再来一个计数脉冲，计数器从‘10’开始，重新启动减计数。 4.2条件要求 1．计算机及操作系统 2．MAX+Plus II 或Quartus II 软件 3．编程电缆（可选） 4.3主要内容 ① 根据所学相关知识，运用MAX+PLUS II 或Quartus II 软件的文本文件输入方法，编写VHDL 程序，实现10 进制计数器的设计。首先给出设计原理并提出实现方案论证，经指导教师同意后，通过设计输入、编译综合、仿真验证等过程完成并验证设计。设计编译 ② 器件选择及管脚分配 ③ 设计仿真 ④ 时序分析 ⑤ 编程下载 4.4方案及实现方法 进制计数器的VHDL 描述有多种方法，设计过程中可以采用计数脉冲CP 作为敏感量，CP 的每个上升沿，计数值Q 加‘1’或减‘1’，加到‘9’后回‘0’或减到‘0’后回‘9’，语句可采用case„when、with„select、if„then 以及加减运算等多种结构实现。也可以首先设计基本的触发器、锁存器等元件，而后通过元件的互联实现，详细方案与方法略。 4.5实践步骤与结果分析 （一）原理图和VHDL程序 1)10 进制计数器 203130705岳慧慧 电子设计自动化技术EDA实习报告 以上为采用图形输入法完成的一个3-8优先译码器。 2）VHDL程序 8-3优先编码器的VHDL描述有多种方法，设计过程中可以根据真值表采用case„when语句、with„select语句、if„then结构等多种手段实现，也可以根据真值表分析输入输出间的逻辑关系，根据逻辑关系写出其布尔表达式，根据布尔代数式调用基本逻辑门元件实现8-3优先编码器。本实验中，我根据真值表用if-then结构实现8-3优先编码器。 203130705岳慧慧 电子设计自动化技术EDA实习报告 （二）器件及管脚逻分配图 管脚分配情况如图，所选器件为EPM3032ALC44-4。 （三）调试编译与仿真波形 1、调试编译 203130705岳慧慧 电子设计自动化技术EDA实习报告 编译结果正确，无错误，但是有一个警告。 2、仿真波形 进制计数器的仿真波形如下图所示： 从仿真波形可以看出，输入输出结果满足所设计电路功能，符合前文真值表，10 进制计数器达到设计要求。 （四）时序分析图 203130705岳慧慧 电子设计自动化技术EDA实习报告 203130705岳慧慧 电子设计自动化技术EDA实习报告 此处，我进行Classic Timing Analyzer 时序分析，可以得到输入输出端口的信号到达时间都是3.0ns，同步逻辑性能分析后可知仿真波形图上不存在毛刺，满足10 进制计数器的设计要求。 （五）项目四的结论 我熟练掌握了EDA的图形编程方法、开发流程、以及组合逻辑电路的设计、分析、综合、仿真方法。我完成的主要工作是设计了数字系统设计中常用的一个10 进制计数器，并且利用波形仿真验证ＶＨＤＬ程序和原理图的正确性。得出的结论是根据波形图结果，波形符合逻辑关系，无毛刺，十分完美地实现10 进制计数器的功能。 我发现用VHDL硬件描述语言的形式来进行数字系统的设计方便灵活，利用EDA软件进行编译优化仿真极大地减少了电路设计时间和可能发生的错误，降低了开发成本，这种设计方法必将在未来的数字系统设计中发挥越来越重要的作用。 附：参考程序 LIBRARY IEEE;if UD='0' then USE IEEE.STD_LOGIC_1164.ALL;if TMP=“1001” then USE IEEE.STD_LOGIC_UNSIGNED.ALL;TMP<=“0000”;ENTITY counter IS c<='1';PORT(D : IN STD_LOGIC_VECTOR(3 else DOWNTO 0);TMP<=TMP+1;UD : IN STD_LOGIC;c<='0';LD : IN STD_LOGIC;end if;CP : IN STD_LOGIC;elsif UD='1' then STA: IN STD_LOGIC;if TMP=“0000” then C : OUT STD_LOGIC;TMP<=“1001”;Q : OUT STD_LOGIC_VECTOR(3 DOWNTO c<='1';0));else END counter;TMP<=TMP-1;ARCHITECTURE sample OF counter IS c<='0';SIGNAL TMP:STD_LOGIC_VECTOR(3 end if;DOWNTO 0);end if;BEGIN elsif STA='1' then P1:PROCESS(CP,STA,LD,UD)TMP<=TMP;BEGIN end if;if LD='0' then end if;TMP<=D;END PROCESS P1;elsif CP'EVENT AND CP='0' then Q<=TMP;if STA='0' then END sample; 五、8 位循环移位寄存器 5.1基本原理 1、管脚 位循环移位寄存器的管脚如图： 203130705岳慧慧 电子设计自动化技术EDA实习报告 其中D 表示输入的初始值，Sta 为开始移位信号，DOUT 表示当前数值；LD 表示预设计数值，LD 为“1”，初始计数值打入器件；LR 表示移位方向，LR 为‘0’，循环右移位，LR 为‘1’，循环左移位；CP 为移位脉冲。 2、真值表 位循环移位寄存器的真值表如下： 移位开始，循环左移时，CP 上每来一个脉冲升沿，寄存器从输出从低位开始依次左移一位，同时最高位给最低位。相反，循环右移时，从高位开始依次右移一位，同时最低位给最高位。 5.2条件要求 1．计算机及操作系统 2．MAX+Plus II 或Quartus II 软件 3．编程电缆（可选） 5.3主要内容 ① 根据所学相关知识，运用MAX+PLUS II 或Quartus II 软件的文本文件输入方法，编写VHDL 程序，实现8 位循环移位寄存器的设计。首先给出设计原理并提出实现方案论证，经指导教师同意后，通过设计输入、编译综合、仿真验证等过程完成并验证设计。 ② 器件选择及管脚分配 ③ 设计仿真 ④ 时序分析 ⑤ 编程下载 5.4方案及实现方法 位循环移位寄存器的VHDL 描述有多种方法，设计过程中可以首先设计D 触发器，而后通过D 触发器的互联实现8 位循环移位寄存器；也可采用计数脉冲CP 作为敏感量，CP 的每个上升沿，输出量Q 的每一位赋给左边一位或右边一位。同时循环左移时，最高位赋给最低位，循环右移时，最低位赋给最高位，语句可采用case„when、with„select、if„then以及加减运算等多种结构实现，详细方案与方法略。 5.5实践步骤与结果分析 203130705岳慧慧 电子设计自动化技术EDA实习报告 （一）原理图和VHDL程序 1)8 位循环移位寄存器 以上为采用图形输入法完成的一个8 位循环移位寄存器 2）VHDL程序 位循环移位寄存器的VHDL描述有多种方法，设计过程中可以根据真值表采用case„when、with„select、if„then以及加减运算等多种结构实现，也可以根据真值表分析输入输出间的逻辑关系，根据逻辑关系写出其布尔表达式，根据布尔代数式调用基本逻辑门元件实现8 位循环移位寄存器。 本实验中根据真值表，通过VHDL语言的if-then结构实现8位循环移位寄存器。首先根据前文所述，对照真值表203130705岳慧慧 电子设计自动化技术EDA实习报告 的列出的不同输入逻辑状态，分情况依次输出于输入的对应关系，而后编译综合，由开发系统自行实现电路功能。 （二）器件及管脚逻分配图 管脚分配情况如图，所选器件为EPM3032ALC44-4。 203130705岳慧慧 电子设计自动化技术EDA实习报告 （三）调试编译与仿真波形 1、调试编译 编译结果正确，无错误，但是有一个警告。 2、仿真波形 位循环移位寄存器的仿真波形如下图所示： 203130705岳慧慧 30 电子设计自动化技术EDA实习报告 从仿真波形可以看出，输入输出结果满足所设计电路功能，符合前文真值表，8 位循环移位寄存器达到设计要求。 （四）时序分析图 203130705岳慧慧 电子设计自动化技术EDA实习报告 上述时间分析可以得到，输出信号存在的时间延迟，它主要与器件速度、表达逻辑的合理性有关，选用速度更高器件、优化设计可以使该值降低。 此处，我进行Classic Timing Analyzer 时序分析，可以得到输入输出端口的信号到达时间都是3.0ns，同步逻辑性能分析后可知仿真波形图上不存在毛刺，满足8 位循环移位寄存器的设计要求。 （五）项目五的结论 本次实验我收获到了很多移位寄存器的相关知识，虽然期间我遇到了很多无法解决的问题，但最终都通过查阅资料，询问同学，一一得到了解决。实验中我们完成了1个器件的编写：我使用了VHDL代码的方法。通过资料我知道了74HC164是8位移位寄存器，当其中一个（或二个）选通串行输入端的低电平禁止进入新数据，并把第一个触发器在下一个时钟脉冲来后复位到低电平时，门控串行输入端（A 和B）可完全控制输入数据。一个高电平输入后就使另一个输入端赋能，这个输入就决定了第一个触发器的状态。虽然不管时钟处于高电平或低电平时，串行输入端的数据都可以被改变，但只有满足建立条件203130705岳慧慧 电子设计自动化技术EDA实习报告 的信息才能被输入。时钟控制发生在时钟输入由低电平到高电平的跃变上。为了减小传输线效应，所有输入端均采用二极管钳位。每组实验我们都编写了他们的源代码，并且通过时序仿真和功能仿真不同的仿真方式让我对加法器这个逻辑学电子元件有了更深层次的了解。很多问题最终在老师同学和自己的不懈努力中得以解决。其中我遇到了一些代码上的书写错误问题，编译无法运行问题，以及时序仿真时出现的问题。不过最后在查阅相关资料后明白了自己是少了一些过程。 我发现用VHDL硬件描述语言的形式来进行数字系统的设计方便灵活，利用EDA软件进行编译优化仿真极大地减少了电路设计时间和可能发生的错误，降低了开发成本，这种设计方法必将在未来的数字系统设计中发挥越来越重要的作用。 我采用图形编程法实现了8位循环移位寄存器的设计，并完成了电路的设计编译、综合、逻辑仿真、时间分析，结果表明采用ALTRA的CPLD器件设计的8位循环移位寄存器，时间延迟为3ns。 附：参考程序 LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY cyreg IS PORT(D : IN STD_LOGIC_VECTOR(7 DOWNTO 0);LD : IN STD_LOGIC;LR : IN STD_LOGIC;CP : IN STD_LOGIC;DOUT: BUFFER STD_LOGIC_VECTOR(7 DOWNTO 0));END cyreg;ARCHITECTURE sample OF cyreg IS BEGIN P1:PROCESS(CP,LD)BEGIN if LD='0' then DOUT<=D;elsif CP'EVENT AND CP='0' then if LR='1' then DOUT<=DOUT(6 DOWNTO 0)&DOUT(7);elsif LR='0' then DOUT<=DOUT(0)&DOUT(7 DOWNTO 1);end if;end if;END PROCESS P1;END sample; 203130705岳慧慧 电子设计自动化技术EDA实习报告 第三章 结 论 首先，通过对这门课程相关理论的学习，我掌握EDA的一些基本的的知识，现代电子产品的性能越来越高，复杂度越来越大，更新步伐也越来越快。实现这种进步的主要原因就是微电子技术和电子技术的发展。前者以微细加工技术为代表，目前已进入超深亚微米阶段，可以在几平方厘米的芯片上集成几千万个晶体管；后者的核心就是电子设计自动化EDA（lectronic Design Automatic）技术。EDA是指以计算机为工作平台，融合了应用电子技术、计算机技术、智能化技术的最新成果而开发出的电子CAD通用软件包，它根据硬件描述语言HDL完成的设计文件，自动完成逻辑编译、化简、分割、综合、优化、布局布线及仿真，直至完成对于特定目标芯片的适配编译、逻辑映射和编程下载等工作。EDA技术的出现，极大地提高了电路设计的效率和可操作性，减轻了设计者的劳动强度。 其次，通过对课程的实验的学习，让我感觉收获颇多，我对EDA的学习和理解有了更深刻的认识和体会,对数字逻辑与数字电路有初步的了解，而EDA是在数字电路发展到一定阶段的产物，因此学习起来也很费力。在这一周的实训中我们不仅巩固了以前学过的知识，而且还学到了怎样运用ＥＤＡ设计VHDL程序、电路、波形的整个过程和思路，更加强了我们动手能力，同时也提高了我们的思考能力的锻炼，我们在写程序的同时还要学会要改程序，根据错误的地方去修改程序。 在此次实训的过程中，我了解到，我们需要加强培养动手能力，要明白理论与实践结合的重要性，只有理论知识也是不够的，只有把所学的理论知识和实践相结合，才能真正提高我们的实际动手能力与独立思考的能力。 我虽然碰到了很多困难和问题,到最后还是靠自己的努力与坚持独立的完成了任务。当遇到了自己无法解决的困难与问题的时候，要有耐心，要学会一步步的去找问题的根源，才能解决问题，还请教老师给予指导和帮助。这次实训给我最深的印象就是扩大自己的知识面，知道要培养哪些技能对我们的专业很重要。最终我成功地完成了这次的实践课程，包括时序仿真和 硬件测试仿真，都取得了较好地效果。还要在今后的课本理论知识学习过程中要一步一个脚印的扎实学习，灵活的掌握和运用专业理论知识这样才能在以后工作的实践过程中有所成果。 通过这次课程设计，我进一步熟悉了verilog hdl语言的结构，语言规则和语言类型。对编程软件的界面及操作有了更好的熟悉。在编程过程中，我们虽然碰到了很多困难和问题,到最后还是靠自己的努力与坚持独立的完成了任务。当遇到了自己无法解决的困难与问题的时候，要有耐心，要学会一步步的去找问题的根源，才能解决问题，还请教老师给予指导和帮助。这次实训给我最深的印象就是扩大自己的知识面，知道要培养哪些技能对我们的专业很重要。通过这次课程设计，培养了我们共同合作的能力。但是此次设计中参考了其他程序段实际思想，显示出我们在程序设计方面还有不足之处。 在此次实训的过程中，我了解到了要加强培养动手能力，要明白理论与实践结合的重要性，只有理论知识也是不够的，只有把理论知识和实践相结合，才能真正提高我们的实际动手能力与独立思考的能力。通过用VHDL语言设计，统领整个教学内容，让我们在学习过程中得到反复性的思维训练，加深了对教学内容的理解和运用，增强了我们对EDA技术应用性的熟悉和理解。 致 谢 非常感谢张老师这一学期来的指导与教诲，感谢老师在学习上给予的指导，老师平常的工作也很忙，但是在我们学习的过程中，从来没有耽搁过，我们遇到问题问他，他重来都是很有耐心，不管问的学生有多少，他都细心的为每个学生讲解，学生们遇到的不能解决的，他都配合同学极力解决。 感谢学院给我们提供这次实训的机会，感谢张老师对我们的指导，他是为了教会我们如何运用所学的知识去解决实际的问题，此外，还得出一个结论：知识必须通过应用才能实现其价值！有些东西以为学会了，但真正到用的时候才发现是两回事，所以我认为只有到真正会用的时候才是真的学会了。 本次设计过程中得到我们老师们的悉心指导。屈老师多次询问设计进程，并为我们指点迷津，帮助我们理顺设计思路，精心点拨、热忱鼓励。老师一丝不苟的作风，严谨求实的态度，踏踏实实的精神，不仅授我以文，并将积极影响我今后的学习和工作。在此诚挚地向老师们致谢，祝愿们老师身体健康，203130705岳慧慧 电子设计自动化技术EDA实习报告 全家幸福。 参考文献 [1]黄正瑾.CPLD系统设计技术入门与应用.北京:电子工业出版社，2003 [2]宋万杰，罗丰等.CPLD技术及其应用.西安：西安电子科技大学出版社，1999 [3]新编数字逻辑电路.北京邮电大学出版社.江国强.2006.12 [4]EDA技术与应用.电子工业出版社.江国强.2010.4 [5]数字电路EDA入门---VHDL程序实例集.北京邮电大学出版社.张亦华 [6]谭会生,张昌凡.EDA技术及应用[M].西安：西安电子科技大学出版社,2012.6 [7]潘松,黄继业.EDA技术实用教程[M].北京：科学出版社,2008.8 203130705岳慧慧 35 主审：郑 瑛 副主审：周保银 向正文 武汉软件工程职业学院图书馆编 2013年第13期（总第49期） 本 期 目 录 ★政策信息动态 ——刘延东出席联合国教科文组织首届国际学习型城市大会 ——中国教育国际交流协会职业技术教育国际交流分会成立 ——中国职业技术教育产业文化育人联盟在宁波职业技术学院成立 ★院校管理探讨 ——法国教育部长提出加强职高教育新举措 ——浙江宁波打造职业教育校企合作公共服务新平台 ——天津：高职院校来了留学生 ★专业教学参考 ——北大校长：北大不培养技术专精而格调低下人物 ★学术科研前沿 ——“神器”谷歌眼镜亮相武汉光博会 ——报告称雾霾影响生殖能力改变人体免疫结构 ——柳叶刀：谁还愿做中国的医生？ ——日开发“呼气鼠标”可助残障者操作电脑 ★科研辅助工具 ——什么是影响因子 图情信息参考 ★政策信息动态 刘延东出席联合国教科文组织首届国际学习型城市大会 新华社北京10月21日电 联合国教科文组织首届国际学习型城市大会21日在京召开，国务院副总理刘延东出席会议开幕式并致辞。 刘延东祝贺会议的召开。她指出，本次大会以“全民终身学习：城市的包容、繁荣和可持续发展”为主题，对于推进公平正义、促进社会和谐、增进民众福祉、创造美好未来很有意义。中国政府高度重视全民学习、终身学习，把建设学习型城市 作为实现“中国梦”的重要内容，注重与经济发展、社会进步特别是新型城镇化进程紧密结合，推动学习型组织竞相涌现，促进学历与非学历教育、职业与普通教 育、职前职后教育衔接发展，打造社区教育、行业企业培训、在线学习、开放教育、远程教育等公共服务平台，使终身学习成为全民的一种精神状态和生活方式。 刘延东倡议，各国应坚持以人为本，满足城市不同群体的学习需求，建设学习型 社会;激发创造潜能，促进城市经济、政治、文化、社会和生态文明协调发展;营造学习氛围，促进不同文化、民族、阶层之间的交流沟通、理解互信、文化认同;加强国际合作，推进交流互鉴，使学习型城市建设多姿多彩。中国政府将一如既往支持联合国教科文组织相关工作，为国际社会贡献中国智慧和力量。 联合国教科文组织总干事博科娃出席开幕式并致辞。来自联合国教科文组织102个成员国500多名代表参加会议。 中国教育国际交流协会职业技术教育国际交流分会成立 11月1日，中国教育国际交流协会职业技术教育国际交流分会成立大会暨高职院校领导海外培训项目成果推广会在北京召开。教育部副部长鲁昕出席会议并讲话。 鲁昕站在产业结构升级及转变经济发展方式全局的高度，全面分析了加快发展现代职业教育的内涵及重要意义，充分肯定了高职院校领导海外培训项目所取得的成绩，明确了职业院校改革创新及国际化发展的目标和任务。 据介绍，高职院校领导海外培训项目实施5年来，共组派26个境外培训团组，选派来自95所国家示范性高职院校、66所骨干高职院校及71所省属重点高职院校的领导和后备干部共计556人，分别赴美国、德国、澳大利亚、加拿大、英国、新加坡、韩国等国接受培训。 此次成立的中国教育国际交流协会职业技术教育国际交流分会在做好“高职院校领导海外培训项目”的同时，将开展更宽领域、更高层次的对外合作与交流活动，助力我国职业院校的国际化进程和中国特色、世界水准现代职业教育体系的构建。 中国职业技术教育产业文化育人联盟在宁波职业技术学院成立 10月25日上午，中国职业技术教育产业文化育人联盟（以下简称联盟）在宁波职业技术学院成立，在成立仪式上还举办了题为“产业文化育人”的学术论坛。中国职业技术教育学会常务副会长刘占山、副会长余祖光，中华职教社代表冯大军，高等教育出版社副社长陈健华，中国机械工程协会模具专业委员会副主任、天正模具有限公司董事长张小岩，宁波职业技术学院党委书记苏志刚、常务副院长张慧波等出席了会议。全国物流职业教育教学指导委员会发来贺信，祝贺联盟的成立。 教育部部长袁贵仁曾说：“所谓教书育人、管理育人、服务育人、环境育人，说到底都是文化育人。”在文化育人的大背景下，中国职业技术教育学会、中华职业教育社和教育部职业教育中心研究所针对职业教育的育人特色，提出了“产业文化育人”的研究课题。 产业文化育人的作用，就是在培养职业教育人才的过程中，通过熏陶、嵌入、渗透等方式把科技与文化、认知与情感、做人与做事融为一体，培养既有职业知识技能又有符合当代 第2页 图情信息参考 产业体系所需要的文化素养的高素质技术技能人才，从而更有效地促进现代产业体系的发展。 为贯彻落实教育部领导有关坚持育人为本、德育为先，以高度文化自觉自信推进文化育人，展示职业院校校园文化建设成果和职业院校学生良好的精神风貌，用创新精神进一步做好职业院校德育工作的讲话精神，中国职教学会科研工作委员会决定成立该联盟。 联盟将以“整合各方资源，构建职业院校与行业企业、社会团体组成的产业文化育人工作交流平台，探索职业教育产业文化育人的途径与方法，推广院校产业文化育人优秀成果，创新院校产业文化育人机制，推进全国职业院校产业文化育人工作，提高人才培养质量”为宗旨，重点推进和发挥产业文化育人在职业院校校园文化建设、学生实习实训以及教师产业文化素养提升等方面的作用，从教产融合、校企合作、工学结合的高度，明确产业文化育人的目标和任务。推动优秀企业文化精华融入校园文化，传承、推进和传播先进企业文化；认真研究和充分利用校企合作对提升教师产业文化素养带来的挑战和机遇；通过物质文化、行为文化和制度文化对学生的行为习惯进行养成训练，真正实现职业院校毕业生“进得去、留得住、用得好、成才快”的目标。具体开展产业文化育人工作经验交流与各类项目协作活动，宣传和推广产业文化育人成果，为职业院校、地方政府提供咨询和建议等工作。 在成立仪式上，通过了联盟工作办法和第一届理事单位和理事成员名单。中国职教学会副会长、科研工作委员会主任余祖光教授为联盟荣誉理事长，宁波职业技术学院党委书记苏志刚为理事长。宁波职业技术学院、武汉职业技术学院、上海海事职业技术学院、株洲市中等职业学校等全国各地区27家中、高职院校为联盟理事单位。 会后，余祖光教授以“职业教育产业文化育人理论与实践”为题做了学术报告。参会人员参观了宁波职业技术学院海天学院、区校共建的图书馆、数字科技园、区人力资源服务基地、大学生创业园，就学院“院园融合”育人模式进行了深入交流。 宁波职业技术学院自办学以来，紧紧扎根区域，建立了专业对接产业的动态适应机制，在培养模式、育人标准、人才评价机制、教学项目、教学模式等各方面与企业系统对接，使企业文化、行业文化、产业文化逐步渗透教育教学工作。学院多方位地开展“产业文化育人”的实践，其中，与宁波经济技术开发区和宁波市经信委三方共建数字科技园，已经形成了“院园融合”的育人模式。目前，数字科技园已有注册企业185家，有区校或校企合作共建的科研机构、研究所、工作室、企业研发中心等40多家，并搭建有科技创新服务中心、工业设计促进中心、模具产业公共技术服务中心、人力资源开发服务基地、劳模（技师）创新工作站、大学生创业园等公共服务平台。校内有32个专业参与园区的产学合作，为3435人次学生提供了实训实习岗位；园区的大学生创业园已产生51家大学生创业企业。学院开展“职场化素质训练”、7S管理等，将诚信、责任、团队合作等现代企业对人才的要求纳入专业教学内容，提高人才培养的适用性。同时，由宁波经济技术开发区管委会、宁波市教育局、宁波市经济和信息化委员会、宁波市总工会、企业代表等组成的理事会，为学院的产业文化育人提供了制度上的保障。 责任编辑：王林琳 ★院校管理探讨 法国教育部长提出加强职高教育新举措 据法国世界报网站近日报道，法国国民教育部同产业复兴部将共建“职业与资格校园”，并把职业高中归并于其中。这是政府为职业教育“重新镀金”的又一尝试。法国教育部长樊尚·佩永和产业复兴部长蒙泰布尔格日前联合宣布了12所第一批“职业与资格校园”名单，并表示希望至少先在一个地区顺利试行。 与往常被冠以职业高中“一种落后和失败的教育选择之路”的负面形象不同，“职业与资格校园”为职高贴上了一个更为现代、更充满活力的标签。据悉，这些“校园”将建于同一地区或同一个网络中，不仅联合职业教育领域的各行动者——职业高中、学徒培训中心、大学技术学院、法国高级技师文凭均包括在内，也要围绕相关工业争论点联合各企业和研究实验室。这12所被认可的“校园”会集中在经济领域创设新岗位，如航空、公共工程、冶金、塑料及能量等方面。 第3页 图情信息参考 浙江宁波打造职业教育校企合作公共服务新平台 前不久，宁波市职业教育校企合作公共服务平台（简称“校企通”）举办了首场网络招聘会，招聘会开始以来短短5天，注册人数就超过了400人，已经有200多家知名企业发布招聘信息，提供了近600个岗位，已有近百人达成就业意向。 校企通平台由宁波市教育局主办，宁波市人力资源和社会保障局及宁波市工商局共同联办，为学生找工作、找培训、找实习，企业找服务、找人才、找技术等提供对接服务。目前数据库囊括了宁波72所院校、50多个行业协会以及200多个培训机构信息，共有注册学生9000余名，注册企业8709家，发布了20543条岗位信息。 点对点找工作，人才供需高效配置 由于市场资源稀缺，企业和学校之间资源共享不对等，这就影响了校企之间的人才对接，这时市场就急需一个把两头连接起来的平台。“我们很早就开始筹划建立一个沟通学校与企业的平台，网络时代政府职能部门也要善于运用网络大力促进就业。”宁波市职业教育校企合作促进会会长陈守义告诉记者，校企通的建立正是顺应了市场的这种需求。 记者打开校企通网站，首页上醒目地标示着个人服务区、企业服务区和院校服务区。记者打开个人服务区，有找工作、找实习等子栏目，点击找工作一栏，输入关键词，按待遇水平等进行选择，就会出现具体的公司和职位。记者打开企业服务区，出现了找人才、找技术等子栏目，点击找人才一栏，就出现了所登记人才的相关数据。校企通还具有实时统计功能，在个人服务区页面上显示着过去24小时内用户查找次数、咨询次数和累计签约人数。 浙江工商职业技术学院计算机网络技术专业学生郑建告诉记者，同学都说校企通找工作效果好，她也通过该平台找到了一份市场推广方面的工作。郑建兴奋地说，校企通平台推出的岗位针对性强，很适合毕业生，她对现在的工作很满意，要感谢校企通帮助自己顺利就业。 “跟别的人才网站不同，作为公共服务平台，我们对于院校和企业双方都实行免费信息登记。”校企通平台有关负责人说，对校企通来说，准确的信息是最大的资源。 面对面找专家，校企合作无缝对接近日，某公司的人事经理虞海峰找到浙江工商职业技术学院的徐生副教授，就数控专业学生定期到企业实习一事进行了商谈。“我们需要的是有一定数控专业技术以及知识储备的技术工人，一直想找一所职业院校合作。”通过校企通网站，可以和学校面对面谈需求，能顺利、精准地找到学校和学生，缓解了目前的人才储备困局，虞海峰告诉记者。 “教学与实习相长，我们学校也希望学生能得到更多的实习机会。”徐生表示，以往学校对企业缺乏了解，不太放心学生的实习过程，现在通过校企通的前期考察，校企合作就能放心开展了。 “说到招人，我们确实非常需要那种能一眼就认出什么是棉、什么是麻、什么是合成面料的实用人才。”宁波斯蒂科家居服饰有限公司总经理吴志峰为了找到合适的学生，经常跑去高职院校给相关专业的学生上课。“如今有了校企通，我就可以通过这一平台找到想要的人才，或者提前进学校进行订单式培训。”吴志峰说。 校企通平台有关负责人告诉记者，通过校企通，企业也可以顺利找到对应专业的教授出谋划策，不仅可以就企业在实际发展过程中遇到的问题出谋划策，还可以将其作为科研项目课题，在理论上推动产业发展。 线上线下联动，拓宽学生就业渠道 校企通不但在网站上发布大量的对接信息以及各类求职、岗位信息，还在线下举办了多场次的行业、人才专场招聘会和校企合作产业对接会，拓宽学生的就业渠道。 根据行业需求，校企通在线下推出了物流、文化创意等宁波紧缺型行业人才的直通车订单班项目，为企业和学校提供有效对接服务，先后参加了宁波市“百校千企”系列活动，鄞州与驻鄞区高校人才科技合作活动等。同时，还与宁波团市委合作推出大学生创业活动，开展大学生创业孵化项目。 “在校企通注册的企业都是宁波市民营企业协会推荐过来的，确保企业提供的信息真实、可靠。”校企通平台有关负责人说，校企通下一步将对学生实习就业进行跟踪管理，做到对学生负责，保障学生的利益。 针对培训市场鱼龙混杂的现状，校企通还担负起了“监督员”的职责，在校企通平台，第4页 图情信息参考 可以对培训市场中遇到的不合格的培训机构进行投诉，系统将对培训机构进行投诉和反馈记录，与职能部门联网对“伪培训”机构进行相应的处理和处罚。 天津：高职院校来了留学生 10月起，位于国家职业教育改革创新示范区内的天津中德职业技术学院迎来6名泰国留学生。在这里，他们将受到机电一体化专业的学历教育，学制3年。这是天津市高职院校接收外国留学生开展学历教育的先河。 6名泰国学生是由泰国集拉达学校派到中国的。他们将享受中德学院提供的奖学金，免除学费和住宿费。 据该学院院长张兴会介绍，今年4月，泰国公主诗琳通访问了中德学院，陪同到访的集拉达学校负责人对中德学院印象颇为深刻，希望加强与中德学院的合作，随后双方进行了紧密接触。 中德学院将把6名泰国留学生作为机电一体化国际化专业教学试点班之一，实行全英语模块化授课。教学分为4个模块，分别是语言学习、基础学习、专业技能学习、专业拓展，总计2640学时，其中实训课程占39%。针对泰国留学生人数少且不懂中文的实际情况，该院精心设计了教学方案，选派了教学骨干。此外，这些留学生还将接受汉语强化训练。除了学习机械、电气、自动化生产线、工业机器人等专业知识外，校方还为他们安排了武术课程。 责任编辑：李小青 ★ 专业教学参考 北大校长：北大不培养技术专精而格调低下人物 王恩哥 我们有幸生活在这样一个激动人心的时代——人类从未像现在这样既拥有巨大机遇，同时也面对着严峻挑战。一方面，飞速发展的科学技术造福大众，改善了医疗服务，提高了生活水平，加速了信息交流。另一方面，人类依然被战争和灾难的阴影所笼罩——核扩散和大 第5页 图情信息参考 规模杀伤性武器泛滥，生态环境的恶化，国家和文明之间的冲突威胁着人类的生存和发展，人类还远没有摆脱仇恨、贪婪、自私、种族主义和恐怖主义的梦魇。 在汹涌的世界大潮中，中国，这个拥有世界五分之一人口的大国，正以迅猛的发展速度重新回到全球舞台的中央。毋庸置疑，中国是否能够继续发展成为一个开放现代的国度，一个地球村里负责任的成员，对世界有着极为重要的意义。 机遇和挑战呼唤新一代的领军人物：他们深入了解并热爱文学艺术和科学技术；他们具备建立在理性思维、批判性思维和创造性思维之上的远见卓识；他们怀有高贵的信念和百折不挠的意志。中国大学，应义不容辞地肩负起培养新一代领军人物的使命，而北京大学这所中国历史最为悠久，也最具影响力的高等学府，正是其中之一。 北大在中国经济社会发展历程中始终发挥着巨大的影响力。她始自清朝的京师大学堂，在二十世纪初转型为现代的研究型大学。自诞生以来，她既是中国近现代史上几乎所有重要社会变革的有力推动者，又是一座促进东西方文化交流互鉴的桥梁。北大老校长严复翻译赫胥黎的《天演论》，亚当·斯密的《国富论》和约翰·米尔斯的《自由论》，为中国的思想启蒙铺垫了道路。蔡元培校长是奠定整个中国现代教育基本理念的巨匠，他点燃了“思想自由，兼容并包”的精神火炬，为一代代北大人薪火相传。蔡元培和胡适、李大钊、陈独秀、鲁迅等北大人，领导了“五四”新文化运动，高扬科学和民主的大旗，对封建文化发起猛烈的冲击，照亮中国社会前进的方向。北京大学也成为新文化运动的中心和五四运动的策源地，成为中国共产党最早的活动基地，陈独秀、李大钊和毛泽东等北大人后来成为中国共产党的主要创始人和重要领袖人物。蔡元培、胡适、傅斯年等建立了第一批中国科学院和人文社会科学院的研究所，强力地推动了学术研究。当前，北大依然挺立改革开放的潮头，以高水平的学术研究成果为经济社会发展提供强有力的智力支持，以高质量的人才培养成果，为民族复兴伟大事业培养一大批优秀的领军人物和中坚力量。 在北大，教育的首要任务是激发学生志存高远。领军人物与技术型人才有着质的不同：领军人物具有高远的理想和强烈的使命感。在一个实用主义充斥的世界里，北大始终坚持个人成功与理想主义完美结合的理念。北大的目标从来不是培养技术专精而心胸狭窄、格调低下的人物。在我们的教育目标里，除了对学生进行具体学科领域的扎实训练外，还非常注重鼓励和帮助学生建立理性思维、批判性思维和创造性思维，从历史的广度和哲学的深度来思考各种问题。 我们坚信综合的人文通识教育将会使学生终身受益。北大从人文、社科到科学技术的全部领域，都汇集一流的学者执教任课，为我们进行全科综合性通识教育提供了坚实的基础。 人文艺术对学生是不可缺少的素质，综合的科学技术知识教育同样是现代公民，特别是领军骨干的立身之本和思维之基。现代科技知识使艺术家、作家、律师、社会科学家更加富于想象，通过量化的手段更深入地理解人的本性。因此，我们在坚持人文通识教育的同时，还大力推行数、理、化、生物、信息等科学的综合教育。 如此深广多样的培养需求带来了一个实际的问题：如何避免过度紧张带来的厌学情绪，如何给学生留下足够的时间和精力去自由地探索，深入地思考，甚至无忧无虑地想象？和世界各地的同行一样，我们还没有完全解决这个问题，但我们一直在认真地探索和尝试：第一，课程需要更新和重组，变得更有效率；第二，科学与人文教育需要形成交叉融合的一个整体；第三，诸如互联网、互动学习软件、开放课程等新的方法应该被用以提高教学质量。这是一个很难且工作量很大的工作。所幸的是，北大的师生对综合的人文科学通识教育理念坚定不移，各种教学方法实验百花齐放。 诸多实验中的一个，就是我们对推进办学国际化所作出的不懈努力。中国要融入地球村，世界也要了解、尊重和接受中国。那么，对话和交流就是第一步。我们不仅在课堂上为学生讲授人类灿烂多样的文明，而且为师生提供了大量出国访学的机会，北大60%的学生，90%的老师都有国外访学或工作的经历。另一方面，北大面向全球争取优秀师资，招收优质生源。以2012年为例，北大有1000多名外国专家授课，2000多人次的国际专家交流，2400多名国际学生在攻读学位，6000多名国际学生来做非学位访问学习。目前，北大的计划是把燕园变成国际优秀学者、研究人员、创业者云集的家园。为了达到这个目标，我们正在为中国和国际学生建立一整套的英文课程体系。 改革是教育发展的动力，创新和实验是改革创新的基本形式，我们充分认识到教育教学改革是一个不断“试错”的过程。于是，我们创办了元培学院，作为改革的一块试验田。在 第6页 图情信息参考 这里，我们大胆尝试招生、综合培养课程、通识教育等方面的新方法和新机制。 世界和中国都处于一个关键时期。作为中国最有影响力的大学之一，北大正在不断地改革前行，立志尽快发展成为名副其实的世界顶尖高校。 世界的舞台风云激荡，我们希望北大培养的“船长”，能在汹涌的世界大潮中带领舰队破浪前行。 (王恩哥 中国科学院院士，发展中国家科学院院士，美国物理学会会士，英国物理学会会士。曾任中国科学院物理研究所所长(1999-2007)，中国科学院副秘书长、研究生院常务副院长(2008-2009)，北京大学研究生院院长、物理学院院长、副校长、常务副校长等(2009-2013)，现任北京大学校长。王恩哥主要从事凝聚态物理研究，在纳米新材料探索及其物理特性、原子尺度上的表面生长动力学以及受限条件下水的复杂形态等方面做出了有重要影响的工作。)（原标题： 世界大潮中中国大学需乘风破浪） 责任编辑：王林琳 ★学术科研前沿 “神器”谷歌眼镜亮相武汉光博会 白色+灰色的镜架，在右侧镜架上安装有一块白色的集成方块，如同触屏手机一般，滑动触摸这个方块的外侧，可实现对眼镜操作系统的控制。昨日上午，光博会第二届“武汉·中国光谷”移动互联网产业论坛上，“神器”谷歌眼镜首次在江城亮相，引起现场粉丝的追捧。 当天，谷歌眼镜（google glass）中国首位开发者何英琪戴着一副谷歌眼镜亮相论坛。在论坛上，何英琪现场展示了谷歌眼镜的视频、手机互联、拍照等功能，成为论坛上的热点人物。何英琪演讲结束后，媒体和粉丝纷纷向何英琪索取名片并围观谷歌眼镜。 在采访何英琪后，记者有幸体验到谷歌眼镜。谷歌眼镜很轻，重量仅50克，由白色和灰色的碳纤维材料制成。 戴上谷歌眼镜，与其他普通眼镜的感觉类似。不过，在谷歌眼镜的右侧镜片旁，安装有谷歌眼镜的智能“大脑”，一块长约6厘米的白色集成模块。这一模块的外侧是触摸控制处，通过手指的滑动触摸，实现对谷歌眼镜内安卓系统的控制。 谷歌眼镜右侧镜片正前方，装有一块长3厘米，宽和厚均为1厘米的玻璃显示器，就如同一块长方形的橡皮擦，这个显示器与白色集成模块相连。何英琪介绍，通过集成模块，所有显示的视频都投射到这块玻璃显示器上，实现谷歌眼镜的完美功能。 在右侧镜架的末端，安装有骨传导功能的“耳机”。何英琪介绍，这种设备通过对脑骨的震荡，将声音直接传导到大脑里。 由于谷歌眼镜尚未汉化，记者只能通过英语对谷歌眼镜进行控制。“hello，glass”记者说完，谷歌眼镜自动开机，在玻璃显示器上显示google glass的LOGO。随后，记者说：“take a picture”，只听到咔嚓一声，谷歌眼镜将记者眼前的景象拍成照片。通过触摸控制，记者很 第7页 图情信息参考 快捷地就将这张图片发至微博上。 谷歌眼镜拥有1G内存，16G的存储空间。白色集成模块内镶嵌有一块560毫安电量的电池，如果充满电，至少可续航3个小时。中文版本的谷歌眼镜，明年6月将在中国上市，目前，谷歌眼镜在国外售价高达1500美元，相当于1万元人民币，可谓是“最昂贵的眼镜”。 报告称雾霾影响生殖能力改变人体免疫结构 中国社会科学院、中国气象局联合发布的《气候变化绿皮书：应对气候变化报告（2013）》（以下简称“绿皮书”）指出，近50年来中国雾霾天气总体呈增加趋势。其中，雾日数呈明显减少，霾日数明显增加，且持续性霾过程增加显著。 统计数据显示，我国雾霾天气成因具有明显的季节性变化。1981年至2010年，霾天气出现频率是冬半年明显多于夏半年，冬半年中的冬季霾日数占全年的比例为42.3%。 从时间跨度来看，1961年—2012年，中国中东部地区（东经100°以东）平均年雾霾日数总体呈增加趋势。近52年来，年雾霾日数最多的是1980年，有35.8天。20世纪80年代以前，中国中东部地区平均雾日数基本都在霾日数的3倍以上；20世纪80年代以来，雾日数呈减少趋势，而霾日数呈增加趋势，雾霾日数比例逐渐减小，特别是2011年和2012年的霾日数均超过雾日数。 绿皮书称，中东部地区连续3天以上霾过程站次数在20世纪虽然略有增加，但总体变化不大，但进入21世纪后，连续霾过程站次数增加显著。 数据显示，持续3天以上的霾过程站次，2001年至2012年的监测平均值，均为1961年至2000年监测平均值的两倍以上，其中，持续6天霾的过程，监测数据是对比数据的3.1倍。 在刚刚过去的10月，中东部雾霾呈现高发态势。今年以来，全国平均雾霾日数为4.7天，较常年同期(2.4天)偏多2.3天，是52年（1961年-2013年）以来最多的一年。其中，黑龙江、辽宁、河北、山东、山西、河南、安徽、湖南、湖北、浙江、江苏、重庆、天津均 第8页 图情信息参考 为历史同期最多。 绿皮书称，中国雾霾天气增多最主要的原因是社会石化能源消费增多造成的大气污染物排放逐渐增加。这些污染的主要来源是热电排放、工业尤其是重化工生产、汽车尾气、冬季供暖、居民生活(烹饪、热水)，以及地面灰尘。此外，人类活动产生的光化学产物、局地烹饪、汽车尾气等造成的挥发性有机物转化为二次有机气溶胶，都会使雾霾情况频繁发生。 雾霾天气现象会给气候、环境、健康、经济等方面造成显著的负面影响，例如引起城市大气酸雨、光化学烟雾现象，导致大气能见度下降，阻碍空中、水面和陆面交通；提高死亡率、使慢性病加剧、使呼吸系统及心脏系统疾病恶化，改变肺功能及结构、影响生殖能力、改变人体的免疫结构等。 柳叶刀：谁还愿做中国的医生？ 在中国，医疗行业已经成为一项高危行业。医护人员的合法权益不能得到充分的保证，许多人受到暴力恐吓，一些从业人员因为他们的医疗行为而遇害。 2012年11月29日，天津中医药大学附属医院的一位女医生在医院里被砍死，这仅仅是遇害医护人员长长清单上的一个例子。虽然中国政府已经出台了一些政策来保护医生，但目前，我们还没看到有意义的措施来制止这种悲剧。到目前为止，2013年已经有12例暴力侵害医护人员的事情发生，去年这个时候，有14例。 如此紧张的医患关系，如此多的悲剧，根源在哪？在伦敦大学学院生命医学学院教授Therese Hesketh和她的同事看来，医疗保健产业化是情况恶化的主因，Therese Hesketh一直关注中国人口健康问题，她在浙江大学的研究团队与中国卫生部门、医学会、全国妇联、人口和计划生育局以及浙江师范大学都有合作。 即使有医保，患者通常也要支付治疗费用，报销的金额非常有限——尽管，中国政府在努力改善这种情况。此外，为了创收，有些医院自筹或半自筹资金。因此，可能没有短期能够解决中国医疗行业经济难题的方案存在。 除此之外，很多患者和他们的家属误解了医学界。他们认为，不管什么疾病只要在医院接受治疗，都将至少会有显著的效果，痊愈也应该不在话下。如果治疗效果不理想，患者和他们的亲属将向医护人员发泄不满。此外，一些媒体纷纷报道虚假的医疗纠纷，以提高收视率。 至于医护人员，80%都认为自己劳累过度，在二三级医院薪酬过低。即使在城市，很多医生的月收入只有5000人民币甚至更少。在大多数医院，高年资的医生每次的咨询费只有7块钱。医护人员常常不得不增加他们的工作量，放弃自己的休息时间来服务门诊病人或者行医。 工作劳累、收入过低，还时常受到威胁，我不知道在中国谁还会去当医生？ 注：《柳叶刀》（The Lancet）为世界上最悠久及最受重视的同行评审性质之医学期刊，主要由爱思唯尔（Elsevier）出版公司发行，部分是由李德·爱思唯尔（Reed Elsevier）集团协同出版。1823年由汤姆·魏克莱（Thomas Wakley）所创刊，他以外科手术刀“柳叶刀”（Lancet）的名称来为这份刊物命名，而“Lancet”在英语中也是“尖顶穹窗”的意思，借此寓意著期刊立志成为“照亮医界的明窗”（to let in light）。 日开发“呼气鼠标”可助残障者操作电脑 据日本共同社消息，日本近畿大学宣布开发出了全球首创的“呼气鼠标”。由于重度残障等原因无法用手操作鼠标的人只需将一根管子衔在口中，就可通过呼气或吸气来控制电脑。 使用者通过呼气吸气的时间长短和强弱的不同组合就可实现上下左右移动光标和左右按键功能。残障人士可以借助屏幕上显示的键盘输入文字，进行收发邮件等网上交流活动，提高生活质量。 呼气鼠标虽使用了高精度传感器，但因工业用传感器较为便宜，售价可控制在5万日元（约合人民币3100元）左右。近畿大学将与健康仪器制造商合作，力争两年后将这种鼠标推向市场。 第9页 图情信息参考 责任编辑：李小青 ★科研辅助工具 什么是影响因子？ 影响因子（Impact factor，缩写IF）是由美国科学情报研究所（ISI）的期刊引证报告JCR中的一项数据。是指该期刊前两年发表的文献在当年的平均被引用次数的一种表达形式。刊物的影响因子越高，也即是该刊载的文献的被引用率越高，也就是说，影响因子是与被引用率相挂钩。一方面说明这些文献报道的研究成果影响力大，另一方面也反映出其刊物的学术水平高。影响因子作为期刊评价工具，论文作者可根据期刊的影响因子排名决定投稿方向。影响因子通常越高也就是说杂志被关注的越多。医学类好多杂志如《柳叶刀》，它的影响因子很高，尤其是综述类杂志。 影响因子是否能否决所有期刊？ 能不能单独以影响因子作为学术界的一个硬性判断？ 美国科学院院报（PNAS）虽然每年的IF在10.0左右，但是大家走知道其在学术界的影响力和权威性与《NATURE》、《SCIENCE》等IF在30.0左右的杂志几乎是旗鼓相当。每个学术领域都有自己的顶尖杂志，如糖尿病学、肝脏学等，这些都是公认的权威杂志而且含金量最高的。而系统分类学、古生物学等领域的很多杂志虽有SCI收录，但是由于专业性太强，很少人能看懂，也就是基本没有了应用价值，IF自然就低。 影响因子的波动有多大？ 期刊在某年的影响因子实质上是表示该刊前两年所发表论文在该年的平均被引次数。统计的只限于论文发表后1-2年内的被引次数，因而相当于一部分论文的引证高峰期并没能反映到影响因子中，尤其是出版时若时滞较长的刊物，而会因为文献老化超过2年的原因而没有被统计参与影响因子的计算，从而降低了影响因子值。分析表明，我国科技期刊的出版时滞普遍较长，是国内科技期刊影响因子普遍偏低的主要原因之一。以2年期的论文和引证来计算影响因子的话也是较为客观的反映引证其规律，并由此造成同种期刊在不同年份的影响因子波动偏大。如果通过200种化学类期刊的总平均影响因子分子发现，2年期间的影响因子值在不同年份的波动范围超过21.2%。但5年期的影响因子值则显示出一条较为稳定的曲线。因此，有些引证分析研究机构对ISI采集的引文数据用更长的时间跨度地重新计算，或分别以某年期刊的论文及其在出版后若干年的被引次数为分母和分子来计算“历年影响因子”。 统计论文类型的影响因子的遗漏 统计论文类型的影响因子计算公式分子、分母取值也存在很多疑问的，影响因子的计算公式中，引证次数（分子）统计了相应刊物中所有论文被引证的总次数，而刊载论文数作为分母则统计了论文、简讯和评述类栏目的文章数，对社论、来信、通讯和其他一些被常引证的栏目的文章书目则不进行统计的。实际上，这些未被统计部分的被引证频次对影响因子的贡献是很大的，分析表明，40%左右医学类期刊公布影响因子比实际影响因子高出10.24%以上，而其中5%甚至达到40.1%或更多。 期刊大小跟影响因子走 统计研究比较表明，以2年期的论文和引证计算的影响因子随相应期刊所发表论文数的多少呈现出偏大的波动，小期刊影响因子在相邻年间的波动超出40%，而对于年发表论文超过150的期刊来说，其影响因子也有16.2%左右的波动。不难看出，评价中若考虑到影响因子在一定范围的这种随即变化性，是难以给影响因为定量化的。 除影响因为计算公式本身几个固有的要素外，期刊和论文的类型、不同学科引证因为和规律的差异等对影响因子的影响也是巨大的。这也是在评价中需要特别强调的。 责任编辑：王妍 第10页第三篇：EDA实习报告
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