EDA实训总结报告[共5篇]

第一篇：EDA实训总结报告

合肥学院学生EDA实训总结报告

合肥学院电子系

EDA实训总结报告

系

别电子系 专

业电子信息工程 班级

姓

名年少轻狂 学号 指导老师 成绩

2011年9 月 8 日

EDA实训总结报告

合肥学院电子系 09级电子信息工程,姓名：李金山学号：0905075006 摘要：经过两周的EDA实训，我也基本掌握了这个软件的使用方法，也体会到了这款软件的实用性。我也通过练习，熟练地掌握了一些画图技巧，下面我模仿练习的一款时钟电路，通过绘制及制作时钟电路，通过绘制时钟电路的原理图，制作PCB板，布线等，我也发现了自己的一些不足，有了更深的体会。

一、电路原理图及元器件库设计 1.原理图设计

电路原理图的设计主要是protel 99 se的原理图设计系统（Advanced Schematic）来绘制一张电路原理图。在这一过程中，要充分利用protel 99 se所提供的各种原理图绘图工具、各种编辑功能，来实现我们的目的，即得到一张正确、精美的电路原理图。

绘制简单电路原理图过程:首先，构思好零件图，设计好图纸大小，设置合适的图纸大小；然后，设置protel 99 se/Schematic设计环境；再者，放置零件，并对放置零件的序号、零件封装进行定义和设定等工作；然后，将图纸上的元件用具有电气意义的导线、符号连接起来，构成一个完整的原理图；然后，根据需要调整电路；再者，创建网络表；最后，加载网络表。

例如如下时钟电路原理图：

当然，这还不算完整，然后对已经完成的电路原理图，进行电气规则测试，找出错误原因，并改正。生成网络表和元器件材料清单。

电气规则测试：

分析检查报告内容，修改错误。

时钟电路网络表

2.元器件库设计

在绘制电路原理图时，难免会遇到元器件库中没有的元器件，这时，我们需要用绘图工具，学会绘制元器件。我在绘制时钟电路原理图时，也曾遇到过这种情况，所以这就需要我们自己绘制自己所需的元器件图。

如：

我们可以根据所需建立一个自己的元器件库，当我们需要时，就可添加进去，直接使用即可。

二、PCB板图及封装库设计

用印制电路板编辑器，设置工作层面和电路板画图环境，用Protel 99SE设计印刷电路板过程如下：1.启动印刷电路板设计服务器；2.规划电路板；3.设置参数；4装入元件封装库；5..装入网络表；6.元器件布局；7.自动布线。

电路板尺寸规划：

加载网络表：

当制作电路板时，发现尺寸不合适时，要加以修正，然后，在进行下一步。调整之后，自动布线后生成PCB板图如下：

印制电路板3D效果显示如下：

三、总结

通过这短短两周的学习，我对protel也有了一定的认识与体会。在学习的过程中，我也遇到了好多问题，我也领悟了许多，原理图中开始设计的运放的型号在仿真元件库中找不到。要得到PCB板就要对各个原器件进行封装，一个原器件可以有不同的封装号，一个封装号也可以封装不同的原器件。上图中，我就是利用一个封装号可以封装不同的原器件的方式给元器件进行封装的。还有就是，如果不对原器件进行封装，生成PCB板时会出现找不到原器件等一连串错误。当原器件封装后，生成PCB板时出现找不到节点的错误，这是因为封装器件的管脚标号和原理图中对应原器件的管脚标号不同，此时只需要在PCB元件库中改变对应元件的管脚标号即可。这些都是我在学习这款软件中发现的问题，也是我以前不明白的地方。在PCB板这方面，我觉得通过这次实训，了解到的东西还很少，对一些错误的处理方法也不熟悉，要想熟练灵活的使用protel还需要今后大量的学习和练习。

为期两个星期的protel 99SE实训就这样结束了，虽然我对protel 99SE的了解还不是很深，可能还没有体会到他的功能之强大。在制作原理图，尤其是制作PCB板图时，我可能会出现一些问题，但是我对PCB板图还是蛮有兴趣的。老师上课的讲解，再加上以后我的多加练习，我相信我一定可以把这款软件学的很好的。

四、参考文献

[1].《protel99SE原理图与PCB设计教程》,胡烨等编著，机械工业出版社，2005年.

第二篇：EDA实训心得

实训心得

短暂的一周实训已经过去了，对于我来说这一周的实训赋予了我太多实用的东西了，不仅让我更深层次的对课本的理论知识深入了理解，而且还让我对分析事物的逻辑思维能力得到了锻炼，提高了实际动手能力，下面谈一下就这一周实训中我自己的一些心得体会。

一周的实训已经过去了，我们在老师提供的实践平台上通过自己的实践学到了很多课本上学不到的宝贵东西，熟悉了对Quartus Ⅱ软件的一般项目的操作和学到了处理简单问题的基本方法，更重要的是掌握了VHDL语言的基本设计思路和方法，我想这些会对我今后的学习起到很大的助推作用。此外，还要在今后的课本理论知识学习过程中要一步一个脚印的扎实学习，灵活的掌握和运用专业理论知识这样才能在以后出去工作的实践过程中有所成果。

最后还要感谢学校为我们提供这样专业的实践平台还有瓮老师在一周实训以来的不断指导和同学的热情帮助。总的来说，这次实训我收获很大。

同时，感谢大专两年来所有的老师，是你们为我解惑受业，不仅教授我专业知识，更教会我做人的道理。

实训心得

这次EDA实训让我感觉收获颇多，在这一周的实训中我们不仅巩固了以前学过的知识，而且还学到了怎样运用ＥＤＡ设计三种波形的整个过程和思路，更加强了我们动手能力，同时也提高了我们的思考能力的锻炼，我们在写程序的同时还要学会要改程序，根据错误的地方去修改程序。

本文基于Verilog HDL的乒乓球游戏机设计，利用Verilog HDL语言编写程序实现其波形数据功能在分析了CPLD技术的基础上，利用CPLD开发工具对电路进行了设计和仿真，从分离器件到系统的分布，每一步都经过严格的波形仿真，以确保功能正常。

从整体上看来，实训课题的内容实现的功能都能实现，但也存在着不足和需要进一步改进的地方，为我今后的学习和工作奠下了坚实的基础。通过此次的实训课题，掌握了制作乒乓球游戏机技术的原理及设计要领，学习并掌握了可编程逻辑电路的设计，掌握了软件、CPLD元件的应用，受益匪浅，非常感谢瓮老师这一学期来的指导与教诲，感谢老师在学习上给予的指导，老师平常的工作也很忙，但是在我们学习的过程中，重来没有耽搁过，我们遇到问题问他，他重来都是很有耐心，不管问的学生有多少，他都细心的为每个学生讲解，学生们遇到的不能解决的，他都配合同学极力解决。最后祝愿瓮老师身体健康，全家幸福。

实训心得

通过这次课程设计，我进一步熟悉了Verilog HDL语言的结构，语言规则和语言类型。对编程软件的界面及操作有了更好的熟悉。在编程过程中，我们虽然碰到了很多困难和问题,到最后还是靠自己的努力与坚持独立的完成了任务。当遇到了自己无法解决的困难与问题的时候，要有耐心，要学会一步步的去找问题的根源，才能解决问题，还请教老师给予指导和帮助。这次实训给我最深的印象就是扩大自己的知识面，知道要培养哪些技能对我们的专业很重要。通过这次课程设计，培养了我们共同合作的能力。但是此次设计中参考了其他程序段实际思想，显示出我们在程序设计方面还有不足之处。

在此次实训的过程中，我了解到了要加强培养动手能力，要明白理论与实践结合的重要性，只有理论知识也是不够的，只有把理论知识和实践相结合，才能真正提高我们的实际动手能力与独立思考的能力。感谢学院给我们提供这次实训的机会，感谢瓮老师对我们的指导，他是为了教会我们如何运用所学的知识去解决实际的问题，此外，还得出一个结论：知识必须通过应用才能实现其价值！有些东西以为学会了，但真正到用的时候才发现是两回事，所以我认为只有到真正会用的时候才是真的学会了。

本次设计过程中得到我们老师的悉心指导。瓮老师多次询问设计进程，并为我们指点迷津，帮助我们理顺设计思路，精心点拨。瓮老师一丝不苟的作风，严谨求实的态度，踏踏实实的精神，不仅授我以文，并将积极影响我今后的学习和工作。在此诚挚地向瓮老师致谢。

第三篇：EDA实训心得体会

EDA实训心得体会

经过一周的EDA实训，我也基本掌握了这个软件的使用方法，也体会到了这款软件的实用性。如下是小编给大家整理的EDA实训心得体会，希望对大家有所作用。

EDA实训心得体会篇【一】

大三时候开始了专业课的学习，其中EDA就是要学的一门专业课，课程刚开始的时候，对EDA技术很陌生，也感到很茫然，也非常没有信心，当接触到可编程器件的时候，看到大家同样感到很迷惘。首先，通过对这门课程相关理论的学习，我掌握了EDA的一些基本的的知识，现代电子产品的性能越来越高，复杂度越来越大，更新步伐也越来越快。实现这种进步的主要原因就是微电子技术和电子技术的发展。前者以微细加工技术为代表，目前已进入超深亚微米阶段，可以在几平方厘米的芯片上集成几千万个晶体管；后者的核心就是电子设计自动化EDA技术,由于本门课程是一门硬件学习课程，所以实验必不可少。通过课程最后实验，我体会一些VHDL语言相对于其他编程语言的特点。

在接触VHDL语言之前，我已经学习了C语言，汇编语言，而相对于这些语言的学习，VHDL 具有明显的特点。这不仅仅是由于VHDL 作为一种硬件描述语言的学习需要了解较多的数字逻辑方面的硬件电路知识，包括目标芯片基本结构方面的知识更重要的是由于VHDL 描述的对象始终是客观的电路系统。由于电路系统内部的子系统乃至部分元器件的工作状态和工作方式可以是相互独立、互不相关的，也可以是互为因果的。这表明，在任一时刻，电路系统可以有许多相关和不相关的事件同时并行发生。因此，任何复杂的程序在一个单CPU 的计算机中的运行，永远是单向和一维的。因而程序设计者也几乎只需以一维的思维模式就可以编程和工作了。

在学习的过程中，我深深体会到，学习不单单要将理论知识学扎实了，更重要的是实际动手操作能力，学完了课本知识，我并没有觉得自己有多大的提高，感觉学到的很没用，我们现在学到的还很少，只是编写一些简单的程序。相反的，每次做完实验之后，都会感觉自己收获不少，每次都会有问题，因此，我认为在老师今后的教学当中，应当更加注重动手实验，把理论与实践很好的结合起来，才能使同学融会贯通。现在感觉到对这门课还只有很少的认识，所以希望很认真的续下去。

EDA实训心得体会篇【二】

短暂的一周实训已经过去了，对于我来说这一周的实训赋予了我太多实用的东西了，不仅让我更深层次的对课本的理论知识深入了理解，而且还让我对分析事物的逻辑思维能力得到了锻炼，提高了实际动手能力，下面谈一下就这一周实训中我自己的一些心得体会。一周的实训已经过去了，我们在老师提供的实践平台上通过自己的实践学到了很多课本上学不到的宝贵东西，熟悉了对Quartus Ⅱ软件的一般项目的操作和学到了处理简单问题的基本方法，更重要的是掌握了VHDL语言的基本设计思路和方法，我想这些会对我今后的学习起到很大的助推作用。此外，还要在今后的课本理论知识学习过程中要一步一个脚印的扎实学习，灵活的掌握和运用专业理论知识这样才能在以后出去工作的实践过程中有所成果。

最后还要感谢学校为我们提供这样专业的实践平台还有瓮老师在一周实训以来的不断指导和同学的热情帮助。总的来说，这次实训我收获很大。

同时，感谢大专两年来所有的老师，是你们为我解惑受业，不仅教授我专业知识，更教会我做人的道理。

这次EDA实训让我感觉收获颇多，在这一周的实训中我们不仅巩固了以前学过的知识，而且还学到了怎样运用ＥＤＡ设计三种波形的整个过程和思路，更加强了我们动手能力，同时也提高了我们的思考能力的锻炼，我们在写程序的同时还要学会要改程序，根据错误的地方去修改程序。

本文基于Verilog HDL的乒乓球游戏机设计，利用Verilog HDL语言编写程序实现其波形数据功能在分析了CPLD技术的基础上，利用CPLD开发工具对电路进行了设计和仿真，从分离器件到系统的分布，每一步都经过严格的波形仿真，以确保功能正常。

从整体上看来，实训课题的内容实现的功能都能实现，但也存在着不足和需要进一步改进的地方，为我今后的学习和工作奠下了坚实的基础。通过此次的实训课题，掌握了制作乒乓球游戏机技术的原理及设计要领，学习并掌握了可编程逻辑电路的设计，掌握了软件、CPLD元件的应用，受益匪浅，非常感谢瓮老师这一学期来的指导与教诲，感谢老师在学习上给予的指导，老师平常的工作也很忙，但是在我们学习的过程中，重来没有耽搁过，我们遇到问题问他，他重来都是很有耐心，不管问的学生有多少，他都细心的为每个学生讲解，学生们遇到的不能解决的，他都配合同学极力解决。最后祝愿瓮老师身体健康，全家幸福。

通过这次课程设计，我进一步熟悉了Verilog HDL语言的结构，语言规则和语言类型。对编程软件的界面及操作有了更好的熟悉。在编程过程中，我们虽然碰到了很多困难和问题,到最后还是靠自己的努力与坚持独立的完成了任务。当遇到了自己无法解决的困难与问题的时候，要有耐心，要学会一步步的去找问题的根源，才能解决问题，还请教老师给予指导和帮助。这次实训给我最深的印象就是扩大自己的知识面，知道要培养哪些技能对我们的专业很重要。通过这次课程设计，培养了我们共同合作的能力。但是此次设计中参考了其他程序段实际思想，显示出我们在程序设计方面还有不足之处。

在此次实训的过程中，我了解到了要加强培养动手能力，要明白理论与实践结合的重要性，只有理论知识也是不够的，只有把理论知识和实践相结合，才能真正提高我们的实际动手能力与独立思考的能力。感谢学院给我们提供这次实训的机会，感谢瓮老师对我们的指导，他是为了教会我们如何运用所学的知识去解决实际的问题，此外，还得出一个结论：知识必须通过应用才能实现其价值！有些东西以为学会了，但真正到用的时候才发现是两回事，所以我认为只有到真正会用的时候才是真的学会了。

本次设计过程中得到我们老师的悉心指导。瓮老师多次询问设计进程，并为我们指点迷津，帮助我们理顺设计思路，精心点拨。瓮老师一丝不苟的作风，严谨求实的态度，踏踏实实的精神，不仅授我以文，并将积极影响我今后的学习和工作。在此诚挚地向瓮老师致谢。

第四篇：EDA实训报告

《EDA技术及其应用》

实 训 报 告

班 级 08级电子信息工程技术2班 姓 名 学 号

指导教师

2010年 5 月 26 日 郑州信息科技职业学院 机械电子工程系

目录

一、实训名称„„„„„„„„„„„„„„„„3

二、实训目的„„„„„„„„„„„„„„„„3

三、实训器材、场地„„„„„„„„„„„„„3

四、设计思想„„„„„„„„„„„„„„„„3

五、设计任务与要求、设计源程序与模块„„„„31、2、3、4、5、设计任务„„„„„„„„„„„„„„„„3 设计要求„„„„„„„„„„„„„„„„4 设计源程序及生成模块„„„„„„„„„„4 模块连接„„„„„„„„„„„„„„„„14 引脚绑定„„„„„„„„„„„„„„„„15

六、实训方法„„„„„„„„„„„„„„„„16

七、实训心得体会„„„„„„„„„„„„„„16

一、实训名称：百年历的设计与制作

二、实训目的：1、2、3、4、5、掌握VHDL设计数字系统的应用。掌握宏功能模块的应用。

掌握系统存储器数据读写编辑器的应用。

明确设计任务和要求，了解EDA技术的基本应用过程及领域。

理解百年历的设计原理及分析方法。

三、实训器材与场地：

EDA实验箱、计算机，EDA实验室

四、设计思路：

先设计“秒”、“分”、“时”、“日”、“月”、“年”、“选择”及“调整”等模块，然后把各模块按照生活中日历时钟走动的规律连接在一起，最后调试并下载、绑定引脚、调整。

五、设计任务与要求、设计原理与模块

设计任务：1、2、3、4、5、6、7、8、9、用VHDL语言设计“秒钟”即六十进制计数器。用VHDL语言设计“分钟” 即六十进制计数器。用VHDL语言设计“时钟” 即二十四进制计数器。用VHDL语言设计“日”系统。用VHDL语言设计“月”系统。用VHDL语言设计“年”系统。用VHDL语言设计“选择”系统。用VHDL语言设计“调整”系统。

调用以上模块，在Block Diagram/Schematic File 中编辑窗口中把它们按一定规律连接起来即百年历系统。

设计要求：

在现实生活中，年份有平闰之分，当平年的2月份有28天，闰年的2月份29天，每年的1、3、5、7、8、10、12月份都是31天，4、6、9、11月份都是30天，故在设计“年、月、日”系统时必须考虑它们之间的关系，由于手中的EDA实验箱上的数码管不足，必须设计一个“选择”系统，让“年月日时分秒”分成两屏显示。在现实生活中，日期和时间在不同的地方时间不同，故需设计一个“调整”系统用来调整日期及时间。设计源程序及其生成的模块：

1、六十进制计数器源程序及其模块

library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity cnt60 is port(clk:in std_logic;

m1:out std_logic_vector(3 downto 0);

m2:out std_logic_vector(3 downto 0);

cout:out std_logic);end cnt60;architecture behav of cnt60 is begin process(clk)variable cq1,cq2:std_logic_vector(3 downto 0);begin if clk'event and clk='1' then cq1:=cq1+1;if cq1>9 then cq1:=“0000”;cq2:=cq2+1;end if;if cq2=5 and cq1=9 then cq2:=“0000”;cq1:=“0000”;cout<='1';else cout<='0';

end if;end if;m1<=cq1;m2<=cq2;end process;end;

2、二十四进制计数器源程序及其模块

library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity cnt24 is port(clk:in std_logic;

q1:out std_logic_vector(3 downto 0);

q2:out std_logic_vector(3 downto 0);

cout:out std_logic);end cnt24;architecture behav of cnt24 is begin process(clk)variable cq1,cq2:std_logic_vector(3 downto 0);begin if clk'event and clk='1' then cq1:=cq1+1;

if cq1>9 then cq1:=“0000”;cq2:=cq2+1;end if;if cq2=2 and cq1>3 then cq2:=“0000”;cq1:=“0000”;cout<='1';else cout<='0';end if;end if;q1<=cq1;q2<=cq2;end process;end;

3、“日”系统源程序及其模块

library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity tian is

port(clk:in std_logic;

a: in std_logic;

b:in std_logic;

t1:out std_logic_vector(3 downto 0);

t2:out std_logic_vector(3 downto 0);

cout:out std_logic);end tian;architecture behav of tian is signal Q1,Q2: std_logic_vector(3 downto 0);

signal ab: std_logic_vector(1 downto 0);begin process(clk,a,b)begin if clk'event and clk='1'

then Q1<=Q1+1;

if Q1=9 then Q1<=“0000”;Q2<=Q2+1;

end if;

ab<=a&b;

case ab is

when“00” =>

if Q2=3 and Q1=1 then Q2<=“0000”;Q1<=“0001”;cout<='1';

else cout<='0';

end if;

when“01” =>

if Q2=3 and Q1=0 then Q2<=“0000”;Q1<=“0001”;cout<='1';

else cout<='0';

end if;

when“10” =>

if Q2=2 and Q1=8 then Q2<=“0000”;Q1<=“0001”;cout<='1';

else cout<='0';

end if;

when“11” =>

if Q2=2 and Q1=9 then Q2<=“0000”;Q1<=“0001”;cout<='1';

else cout<='0';

end if;

when others =>null;

end case;

end if;

end process;

t1<=Q1;t2<=Q2;end;

4、“月”系统源程序及其模块

library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity yue is

port(clk:in std_logic;

run:in std_logic;

y1:out std_logic_vector(3 downto 0);

y2:out std_logic_vector(3 downto 0);

a,b,cout:out std_logic);end yue;architecture behav of yue is signal q1,q2 : std_logic_vector(3 downto 0);signal q1q2 : std_logic_vector(7 downto 0);begin process(clk)

begin

if clk'event and clk='1' then

q1<=q1+1;

if q1=9 then q1<=(others=>'0');

q2<=q2+1;

end if;

if q2=1 and q1=2 then q1<=“0001”;q2<=(others=>'0');

cout<='1';

else cout<='0';

end if;

end if;end process;process(clk)begin

q1q2<=q1&q2;case q1q2 is

when “00000001” => a<='0';b<='0';

when “00000010” =>

if run='0' then a<='1';b<='0';

else a<='1';b<='1';

end if;when “00000011” => a<='0';b<='0';when “00000100” => a<='0';b<='1';when “00000101” => a<='0';b<='0';when “00000110” => a<='0';b<='1';when “00000111” => a<='0';b<='0';when “00001000” => a<='0';b<='0';when “00001001” => a<='0';b<='1';when “00010000” => a<='0';b<='0';when “00010001” => a<='0';b<='1';when “00010010” => a<='0';b<='0';when others =>NULL;end case;end process;y1<=q1;

y2<=q2;end behav;

5、“年”系统源程序及其模块

library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity nian is

port(clk:in std_logic;

run:out std_logic;

n1:out std_logic_vector(3 downto 0);

n2:out std_logic_vector(3 downto 0));end nian;architecture behav of nian is signal q1,q2,q: std_logic_vector(3 downto 0);begin process(clk)

begin

if clk'event and clk='1' then

q1<=q1+1;

if q1=9 then q1<=(others=>'0');

q2<=q2+1;

if q1=9 and q2=9

then q1<=“0000”;q2<=“0000”;

end if;

end if;

end if;end process;process(clk)

begin if clk'event and clk='1' then

q<=q+1;

if q=4 then run<='1';q<=“0000”;

else run<='0';

end if;

end if;end process;n1<=q1;n2<=q2;

end;

6、“调整”系统源程序及其模块

library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity tiao is

port(m0,f0,s0,t0,y0:in std_logic;

k2:in std_logic;

k3:in std_logic;

fi,si,ti,yi,ni:out std_logic;

l2,l3,l4,l5,l6:out std_logic);end;architecture behav of tiao is signal a:std_logic_vector(3 downto 0);begin process(k2)begin if k2'event and k2='1' then

a<=a+1;

if a=5

then a<=“0000”;

end if;end if;case a is

when “0000”=>fi<=m0;si<=f0;ti<=s0;yi<=t0;ni<=y0;l2<='0';l3<='0';l4<='0';l5<='0';l6<='0';when “0001”=>fi<=k3;si<='0';ti<='0';yi<='0';ni<='0';l2<='1';l3<='0';l4<='0';l5<='0';l6<='0';when “0010”=>fi<='0';si<=k3;ti<='0';yi<='0';ni<='0';l2<='0';l3<='1';l4<='0';l5<='0';l6<='0';when “0011”=>fi<='0';si<='0';ti<=k3;yi<='0';ni<='0';l2<='0';l3<='0';l4<='1';l5<='0';l6<='0';when “0100”=>fi<='0';si<='0';ti<='0';yi<=k3;ni<='0';l2<='0';l3<='0';l4<='0';l5<='1';l6<='0';when “0101”=>fi<='0';si<='0';ti<='0';yi<='0';ni<=k3;l2<='0';l3<='0';l4<='0';l5<='0';l6<='1';when others=>null;end case;end process;end;12

7、“选择”系统源程序及其模块

library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity kong is port(k:in std_logic;

s1,s2,f1,f2,m1,m2,n1,n2,y1,y2,t1,t2:in std_logic_vector(3 downto 0);

q:out std_logic;

a0,a1,a2,a3,a4,a5:out std_logic_vector(3 downto 0));end;architecture behav of kong is begin process(k)begin if k='1' then

a0<=m1;a1<=m2;a2<=f1;a3<=f2;a4<=s1;a5<=s2;q<='0';else

a0<=t1;a1<=t2;a2<=y1;a3<=y2;a4<=n1;a5<=n2;q<='1';end if;end process;13

end;

模块连接截图：

模块是按照生活中的日历与时钟的走动规律来连接的，“选择”模块的作用是让时间和日期分屏显示，“调整”模块的作用是调整时间和日期的。

引脚绑定图：

经过分析，我们选择按照实验电路结构图No.7进行引脚的绑定，可知每个控制引脚在EDA实验箱上对应的按键。

六、实训方法

1、设计每个小系统，调试、仿真、生成模块。

2、按照各模块的功能连接，调试。

3、引脚绑定，下载，调试。

4、调整，把日期时间调整到现在的日期时间上。按选择键切换屏显时间和日期。

七、实训心得体会：

通过本次EDA课程设计实训，在了解到百年历的基本原理的同时，我还熟练掌握了Quartus II 软件的使用方法，学会了怎么设计一个完整的系统，并且意识到作为二十一世纪的跨世纪电子信息工程专业人才，这些软硬件的应用操作常识是必不可少的。在此次实训的过程中，我虽然碰到不少困难和问题，到最后还是经过自己的不懈努力和在老师的指导与帮助下全部解决了。这次实训给我的最深的印象就是扩大自己的知识面，了解更多与本专业有关的科技信息，与时代共同进步，才能在将来成为有用的科技人才。

第五篇：EDA实训心得

实训心得

本学期末我们进行了EDA实训，我们组做的是四路智能抢答器，不过本次实训与以往最大的不同是在熟练并掌握Verilog硬件描述语言的基础上，运用Quartus软件,对其进行波形以及功能的仿真。我们组抢答器的设计要求是：可容纳四组参赛者，每组设置一个抢答按钮供抢答者使用，电路具有第一抢答信号的鉴别和锁存功能，系统具有计分、倒计时和倒计时锁存等电路，输入信号有：各组的抢答按钮A、B、C、D，系统清零信号CLR，系统时钟信号CLK，计分复位端RST，加分按钮端ADD，计时预置控制端LDN，计时使能端EN，计时预置数据调整按钮可以用如TA、TB表示；系统的输出信号有：四个组抢答成功与否的指示灯控制信号输出口可用如LEDA、LEDB、LEDC、LEDD表示，四个组抢答时的计时数码显示控制信号若干，抢答成功组别显示的控制信号若干，各组计分动态显示的控制信号若干。整个系统至少有三个主要模块：抢答鉴别模块、抢答计时模块、抢答计分模块。

实训的第一天我们组三个人就开始对抢答器的各部分源程序进行调试，由于刚开始对于quartus2软件用的不是很熟练，所以在第一天几乎上没有啥大的进展，一直都在改程序中的错误。在不停的重复的编译、改错。拿着EDA修改稿、资料书检查出错的地方，一边又一遍的校对分析其中的错误。

在实训中我们遇到了很多的问题。为了解决这些问题我和他们

两个都在的想办法通过各种渠道寻找解决问题的方法。上网查资料、问同学、图书馆查资料、问老师、自己想办法，其实最有效的方法还是自己去想那样学到的东西才会更加的深刻记得时间也是最长的，他人的帮助当然是很好的，但只是暂时的要想真正的学到东西还是要靠自己去想办法。不能一有问题就希望要他人帮忙，一定自己先好好想想实在解决不了的再去问老师找同学。

由于在一开始的时候对quartus2软件的不熟悉耽误了很多的时间，在接下来的几天里遇到了不少的问题。刚开始的时候是源程序中的错误一直在那改，好不容易几个模块中的错误都一个个排除了，但当把他们放到一起时问题就又出现了。于是又开始了检查修改，可是弄了好长时间也没有弄明白，最后找了一个在实验室的同学说是顶层文件有问题。于是晚上又找了些关于顶层文件资料还有课本上的例子。最后对步骤已经有了很熟练的掌握，很快就完成了程序编译、仿真、下载到最后的调试。

“纸上谈来终觉浅，绝知此事要躬行。”在这短暂的两周实训中深深的感觉到了自己要学的东西实在是太多了，自己知道的是多么的有限，由于自身专业知识的欠缺导致了这次实训不是进行的很顺利，通过这次实训暴露了我们自身的诸多的不足之处，我们会引以为鉴，在以后的生活中更应该努力的学习。

虽然实训仅仅进行了两个星期就匆匆的结束了，但在这两个星期中收获还是很多的。实训的目的是要把学过的东西拿出来用这一个星期的实训中不仅用了而且对于quartus2软件的使用也更加的得

心应手，这次实训提高了我们的动手能力、理论联系实际的能力、发现问题分析问题解决问题的能力。实训只要你认真做了都是对自己能力一次很大的提高。

本次设计过程中得到我们老师的悉心指导。瓮老师多次询问设计进程，并为我们指点迷津，帮助我们理顺设计思路，精心点拨，时刻在帮助着我们去提高自己。瓮老师一丝不苟的作风，严谨求实的态度，踏踏实实的精神，不仅是我学习的楷模，并将积极影响我今后的学习和工作。在此诚挚地向瓮老师致谢。