第一篇：基于USB2.0与FPGA的视频的采集卡设计
第一章绪论 播、大屏融合、高清录播等企业和工程商都开始筹划高清视频设备，视频采集卡
开始朝着高清视频采集卡的方向前进。
§1.5 本论文所做的工作
本课题设计的视频采集卡的功能是将从CCD摄像头出来的PAL制式旳标准模
拟视频源解码成Y:U:V = 4:2:2的数字格式，然后经过FPGA所控制的SDRAM存
储模块进行数据暂存及频率变换，最后通过USB2.0接口上传至PC进行视频的实
时显示。
因此，本论文所做的工作主要包括以下几个方面：
1)对PAL、NTSC、SECAM制式的标准模拟视频源进行一些简单的说明，重
点关注它们的不同点和几个主要的参数。
2)视频采集卡的原理图设计以及主要芯片的作用和特点。
3)下位机程序和上位机程序设计的思想和实现方法。
4)整个系统的实验结果和分析。
5)说明现阶段工作的不足并提出一些改进的措施。
B2.0与FPGA的视频采集卡设计
§1.3 视频采集卡的应用范围
政府：远程工作会议、政府采购会议、远程统计与协作、政府招投标会议、人事招聘与考核、群众政务咨询、信访、公共卫生指挥丨5]。
金融：金融工作会议、远程客户服务、办公会议、电子商贸、远程咨询、操
作指导、路演、远程招聘与培训。
企业：企业例会、远程商务谈判、协同办公、远程招聘、代理商渠道商远程
培训、技术研讨、行政办公、内部培训学习、分支机构会议、远程客服、远程监 控。
医疗：远程会诊、远程医疗咨询、远程医学交流。
教育：多媒体教学视频直播录制，网络教育培训、远程家教辅导、考场监控、家长会、异地学术交流、远程教学观摩课。
公检法、部队：远程会议、远程协同作战指挥、远程警务指挥、远程审讯、远程探监、法庭直播、应急指挥。
运营：电信级网络会议服务、即时通讯服务、VOIP、PSTN。
资讯与媒体：电视五动、远程采访、远程咨询、远程商务。
§1.4视频采集卡的发展
视频采集卡是一个完整的视频信号处理系统的最前端部分，是进行视频信号处
理的前提条件，它随着集成电路技术以及通信接口技术的进步得到了极大地发展，目前正在朝着高速度、高分辨率、高可靠性、高集成化的方向前进
早期的视频釆集卡采用分立的元器件进行视频釆集系统的搭建，设计的系统稳
定性差，功耗大，成像质量也不够理想。
随着集成电路技术的发展，幵始出现一些A/D、D/A转换芯片以及视频同步分
离芯片，使用这些芯片搭建的视频采集卡稳定性高，功耗降低，成像质量也较好。
但是使用的仍然是传输速率较低，操作不太方便的PCI传输接口，此时的视频采
集卡不能实现硬压缩。
集成电路的进一步发展导致诸多性能优异的视频编解码芯片以及FPGA、DSP
等处理器芯片的出现，视频釆集卡的功能得到了极大地扩展，它不仅仅实现采集 的功能，而且能够实现硬件压缩的功能；而通信接口技术的发展使得各种传输速
率快、操作方便、支持热插拔的接口先后出现，如USB接口、IEEE 1394接口等 等。此时出现的视频采集卡功能强大，操作简捷，稳定性以及成像质量都非常优
秀。
进入2011年，由于高清视频的高度发展，各种视频会议、电子教学、视频直
B2.0与FPGA的视频采集设计
第一章绪论
§1.1课题研究背景及意义
在这个五彩续纷的世界里，图像是人类获取外部信息及认知自然界的重要来源。
国内外许多业界的人士曾经统计得知：人类获得的信息中80%以上都是来自眼睛
直接看到的生活现象⑴。
随着社会的发展和科技的进步，人们想要更快、更好、更直接地获取图像视频
信息，由此导致了视频采集技术的不断发展。如今，视频采集卡已经成为电子产
品家族中的重要成员。它广泛应用于安防监控、教育课件录制、大屏拼接、多媒
体录播录像、会议录制、虚拟演播室、虚拟现实、安检X光机、雷达图像信号、VDR纪录仪、医疗X光机、内窥镜、CT机、胃肠机、工业检测、智能交通、医
学影像、工业监控、仪器仪表、机器视觉等领域I2]。各种各样的功能用来满足用户 的不同需求，完美的性能以及简捷的操作极大地提升了用户的视觉体验。目前国
内外视频采集卡的品牌很多，主要有天敏、佳的美、E视宝、Osprey、品尼高、圆
刚和好莱玛制片等等13]，每个品牌都拥有众多优秀的产品。即便如此，开发一款用
户定制的视频采集卡依然有着重要的意义。它只需满足用户特定的需求，因而资
源利用率较高、成本较低；并且由于用户可以灵活地操纵板子上的各个器件以及
上位机程序，系统的进一步开发和升级将会非常方便。
§1.2 视频采集卡的分类 视频采集卡(Video Capture Card)也叫视频卡，是将模拟摄像机、录像机、LD
视盘机、电视机等输出的视频数据或者视频音频的混合数据输入电脑，并转换成
电脑可辨别的数字数据，存储在电脑中，成为可编辑处理的视频数据文件。它可
以按照不同的参数进行分类14]。
视频釆集卡按照视频信号源，可以分为数字采集卡（使用数字接口）和模拟采
集卡；按照安装链接方式，可以分为外置采集卡（盒）和内置式板卡；按照视频
压缩方式，可以分为软压卡（消耗CPU资源）和硬压卡；按照视频信号输入输出
接口，可以分为1394采集卡、USB采集卡、HDMI采集卡、VGA采集卡、PCI
釆集卡、PCI-E采集卡；按照其性能作用，可以分为电视卡、图像采集卡、DV采
集卡、电脑视频卡、监控采集卡、多屏卡、流媒体釆集卡、分量采集卡、高清采
集卡、笔记本采集卡、DVR卡、VCD卡、非线性编辑卡（简称非编卡）；按照其
用途可分为广播级视频采集卡，专业级视频采集卡，民用级视频采集卡。因此，根据以上的分类方法，可以将本课题设计的这款视频采集卡定义为模拟外置型非
压缩式USB视频采集卡。
电视制式、主要芯片即OpenCV的介绍
SAA7114、SAA7118、SAA7121、SAA7129都是这个家族中的重要组成部分。前
面四款芯片跟7115—样是解码芯片，后面两款是编码芯片。考虑到数据解码以后 的接口以及7115自身的一些特点,使用7115这款芯片进行视频解码将是一个不错 的选择。7115其实是7114的升级版，它的管脚与7114完全兼容，也就是说，这
两款芯片在板子上可以相互替换。不过，71]5增强了 71]4的某些性能参数，例如
7115能自动进行TV/VCR检测，拥有全自动色标准检测等更优秀的性能。其他更
多的性能参数可以参见7115的芯片资料,芯片资料上有7115和7114的详细对比。
下面简单地列举SAA7115视频解码芯片的几个特点⑴
a)6通道模拟信号输入，内有源选择器（例如：六路CVBS或者（2路YC
禾口 2路CVBS)或者（1路YC和4路CVBS))。
b)两只改进的9位CMOS模数转换器，以两倍的（速率）在微分CMOS类
型（进行）ITU-656 采样（27MHz)。
c)对于所有的标准，只需要一个晶振（32.1]MHz或者24.576MHz)。
d)自动检测50/60HZ的场频，并自动识别所有普通的广播标准。
e)在梳状视频解码器处的10位位宽视频输出。
0水平和垂直方向缩放至任意大小窗口。
g)信号可以从扩展端口（X-port)获得。
h)可以为二维亮、色分离提供自适应2/4线梳状滤波器，其中为所有PAL制
和NTSC制提供高亮、色带宽，降低亮色窜扰。
i)通过串行lie总线编程，位速率高达400kbit/s。
由于7115功能的多样性，比如用户可以自己选择输入信号的制式，输出视频
窗口的大小等等。因而用户需要自己通过IIC总线配置7115内部的寄存器，71]5
内部一共有256个寄存器，这也是使用7115这款芯片的难点所在。
通过IIC总线配置7115内部的寄存器，可以使用两种方法[12][12]。一种是通过
FPGA模拟IIC总线的时序对其进行配置,这种方法稍显麻烦；另一种是通过68013
单片机对其进行配置，只需将两款芯片的SCL和SDA管脚直接相连，然后使用舉
片机将配置的数据写入寄存器中，如图2.2所示，7]15和68013芯片上都有这两
个管脚，这种方法相对简单。经过考虑，本课题使用后一种方法。
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图2.2 SAA7n5和68013芯片的SCL、SDA管脚原理图
具体到每个寄存器需要配置成哪些数值，是需要好好的研究芯片资料并不断
地进行调试。当然有些寄存器的配置影响不大，而有些寄存器的配置非常关键。
2.0与FPGA的视频采集卡设计
比如SA88这个寄存器，需要重复地对它进行配置。让解码芯片不断地进行唤醒、复位操作。这样芯片才会起震，才会工作；由于在配置寄存器的初期没有意识到
这个问题，走了很多弯路。
正如2.1.1节的最后所提到的，配置完寄存器后，我们需要用示波器检测几个
关键的管脚以确保解码芯片已经工作，并且已经按照用户的想法工作。我们可以
按照以下的步骤进行检测：
1)第28管脚，LLC管脚。用示波器检测LLC管脚的频率是否为27MHz，从
而确定芯片是否已经起震，是否已经工作。27MHz是一个非常重要的参数，它表
示解码芯片以这个速度输出解码的8位数据。图2.3是示波器检测LLC管脚的输
出波形。
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图2.3 LLC管脚的输出波形
2)第48管脚，IGPO管脚；第52管脚，IGPV管脚；第53管脚，IGPH管脚。
它们分别代表帧频、场频、行频。用示波器依次检测这几个管脚，观察IGPO的频
率是否为25Hz，IGPV的频率是否为50Hz，IPGH的周期是否为64us。从而确定
解码芯片是否已经对PAL制式的模拟视频进行解码。图2.4至图2.6显示了这三个
管脚的波形。
电视制式、主要芯片即OpenCV的介绍
第二章电视制式、主要芯片及OpenCV的介绍
§2.1三种电视广播制式的简要说明
视频采集卡的输入信号是标准模拟视频源，可以是三种电视广播制式的任意一
种，只需对视频解码芯片的寄存器进行不同的配置即可。三种电视广播制式分别
为PAL制式、NTSC制式和SECAM制式。中国（不含香港地区）、印度、巴基斯
坦等国家采用PAL制式，美国、日本、韩国以及我国台湾地区等采用NTSC制式，法国、俄罗斯、希腊等国家采用SECAM制式。下面对三种电视广播制式进行简 单的介绍，根据实际的应用情况，着重介绍一下PAL制式。
§2.1.1 PAL制式的介绍
PAL制式于1966年在前西德开始使用，它是属于同时制的一种制式。PAL是
Phase Alternation Line的缩写，其全称为逐行倒相:|下:交平衡调幅制式，这是由它色
度信号的处理特点所决定的[7]。
PAL制式对同时传送的两个色差信号中的其中一个采用逐行倒相，另一个进行
正交调制方式。这样，如果在信号传输过程中发生相位失真，则会由于相邻两行
信号的相位相反起到互相补偿的作用，从而有效地克服了因相位失真引起的色彩
变化。因此，PAL制式对相位失真不敏感，图像彩色误差较小，与黑白电视的兼
容性也较好。
PAL制电视的供电频率为50Hz，场频为50Hz,巾贞频为25Hz，扫描线为625
行，隔行扫描，奇数场在前，偶数场在后。标准的数字化PAL电视标准分辨率为
720*576,24比特的色彩位深，画面的宽高比为4:3。图像信号带宽分别为4.2MHz、5.5MHz、5.6MHz 等。
根据以上对PAL制式的介绍可知，当对PAL制式的标准模拟视频源进行解码
后，视频采集卡上的解码芯片有几个管脚是需要特别注意的。比如说IGPO、IGPV
和IGPH三个管脚，这三个管脚代表的分别是倾同步信号、场同步信号以及行同步
信号。用示波器测量它们的频率以及相互之间的相位关系，看是否满足要求。由
此来检测SAA7115视频解码芯片是否配置成功，是否己经正常工作。下文对
SAA7115解码芯片的介绍部分会对此做进一步的说明。
§ 2.1.2 NTSC制式的介绍
NTSC制式于1954年在美国开始使用，它也属于同时制制式【8]。NTSC是 National Television Standards Committee的缩写，意思是“（美国）国家电视标准委
电视制式、主要芯片即OpenCV的介绍 IHO I I匪邏麗麗■麗匪歴 I iHli L ,.?^., :.'1 ？”W'l^ f >?-A ^ ? f ??■.U.'】...■■‘--■■ ':.'■...........、I.基 ^.k.....~.图2.4 IGPO管脚的输出波形
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IIHMI^MTli
1画顯灣I OT _|pBiiiPiiiiiP^^^?ww 」.ii丨,111 丨j._ 画_? 敵■.丨腳雕
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tAc W：Sat Kov 26 12:58:36 2011
Quarlus II Version 8.1 Euild 163 10/28/2008 SJ Full Version
Revision Name sdra/n—control
Top-level Entity Name sdram^conlrol
Family Cyclone
Device EF1C6Q240C8
Timing Models Final
Met timing requirements Yes
Total logic elements 408 / 5,980(7 %)
Total pins 53 / 185(29 %)
Total virtual pins 0
Total memory bits 16, 384 / 92, 160(18 %)
Total PlXs 0/2(0 %)
图3.5 FPGA资源实际耗费情况截图
3.2节的最后给出FPGA控制程序顶层模块的输入输出信号，这些信号通过管
脚分配后直接与FPGA的输入输出管脚相对应。
输入信号：iclk、igpv、idq、igpO、data_7115、clk_40M、ifdk、full；
输出信号：sd_bank、sd—data、sd—elk、sd_ras、sd—cas、sd—we、sd—dqmh、sd dqmK
sd—add、slwr、slad、fd、pktend。
§3.3 68013单片机程序的设计
在使用EZ-USB FX2芯片进行应用开发中，禾I」用EZ-USB FX2固件框架可以
简化和加速基于EZ-USB FX2芯片的外围设备的开发。而EZ-USB FX2固件函数
库则提供了一系列函数来进一步加速USB外设固件程序的开发，这就大大提高了
用户开发的效率。
固件框架主要包含初始化、处理标准USB设备请求以及USB挂起时的电源管
理等，提供了现成的8051程序代码，只需简单地提供USB描述符表及编写外设
功能代码，就可以开发出一个功能完整的USB外设
框架完成USB设备的基本功能需求。通过链接一个描述符表，甚至不写一行
代码就可以开发出一个功能完善的USB外设功能。框架完成了一个简单的任务循
环，如下图3.6所示。首先框架初始化内部的状态变量，然后调用用户初始化函数
TD_Init()。从该函数返回后，框架初始化USB接口到未配置状态并使能中断。然
后每隔Is进行一次设备重枚举，直到端点0接收到一个SETUP包。一旦检测到
SETUP包，框架将开始交互的任务调度，其任务调度的步骤如下：
1)调用用户函数TD—Polio。这部分程序由开发者填写，以实现USB外设的
主要功能。
章固件程序以及上位机程序的设计
2)判断是否有标准设备请求等待处理。如果有，则分析该请求并相应。
3)判断USB内核是否收到USB挂起信号。如果收到，则调用用户函数
TD_Suspend().从该函数成功返回后（返回值为TRUE),再检测是否发生USB唤
醒事件。如果未检测到，则处理器进入挂起方式；如果检测到，则调用用户函数
TD_Resume(),程序继续运行。如果从TD—Suspend函数返回FALSE，则程序继续
运行。
上电或复位
初始化
I [
调用 TDJnitO Y
使能中断
卜
N
延 nil 秒 ?从新列举 ^^1
调用 TD_PollO
I ~ I___
-i ~<^^mD_Susp^^d()；^ TURE__^ 微处理器挂起 J 调用 TD_Resume() 图3.6 固件框架流程图 标准请求和vendor专用请求由框架分析和执行。默认情况下，对标准请求执 行USB规定的响应。无论如何，框架提供交互的连接，以允许用户程序处理或覆 盖指定的设备请求。EZ-USB中断也交给框架进行处理。 从上述几段话的描述中可以看出，68013开发包内的固件框架确实简化了用户 的幵发过程，用户无需深入地理解USB2.0开发协议，只需要在固件框架中的 TD—Init和TD_Poll函数中写下简单的几行代码就可以完成USB外设固件程序部分 B2.0与FPGA的视频采集F；-没计 always @(posedge sys—elk)// busbusy begin busbusy<=sd_rd_gelbus || sd_wr_gelbus || sd ref—getbus ； end always @(posedge sys—elk)// state begin if(busbusy 1| {！sd ini end))state <= stepO;else case(state) stepO: state <= stepl; stepl: state <= step2; step2: state <= step3; step3: state 〈二 step4; step4： slate <= step5; step5: state <= step6; step6: state <= step?; step?: state <= step8; step8: state <= step9; step9: state <= stepl; default: state <= stepO; endcase end always @(state) begin case(state) stepO: begin sd-Wren = I'bO; sd_rden = I'bO; sd—refen = I'bO;end step2: begin sd_wren = rbO; sd_rden = I'bO; sd_refen = l’bl; end B2.0与FPGA的视频釆集设计 基于FPGA+SoPC的视频图像处理系统设计 摘 要： 随着信息科技技术的深入研究与应用，在很多行业领域都应用到视频图像。该文对视频图像处理系统设计分析与研究关键通过SoPC及FPGA两大处理技术。系统采用视频转换芯片SAA7113完成视频图像采集模块的设计，采用CY7C1049 SRAM完成图像数据的存储，设计VGA显示输出控制关联模块，同时重新修改了显示芯片具体运作形式的配置信息，相结合产生VGA具有控制能力的信号；参考VGA显示器的运行原则，实现了VGA帧一致性信号与接口水平的提升。 关键词： 视频图像； 图像处理； FPGA； SoPC 中图分类号： TN919?34； TP271 文献标识码： A 文章编号： 1004?373X（2014）10?0059?05 Abstract： With the further research and application of information technology，video images are applied in many fields.The video image processing system based on two processing technologies of SoPC and FPGA was designed and analyzed.The video conversion chip SAA7113 was adopted in the design of video image acquisition module.CY7C1049 SRAM was used to complete image data storage.VGA display and output control module was designed.The configuration information of the operation mode of the display chip was modified，with which VGA work control signal was generated.According to the industrial standard of VGA display，the improvement of the VGA interface level and frame synchronization signal was realized.Keywords： video image； image processing； FPGA； SoPC 0 引 言 对视频图像进行处理的过程中，通常图像数据信息具有庞大的运算量与吞吐量，因此需要功能强大的视频图像处理系统。用个人计算机对图像进行处理，并行数据处理不能正常运行，所以不能达到实时性需求；选择DSP芯片对图像信息进行处理，因为处理器在运行时是按照指令顺序执行的，且数据位宽也是固定的，因而资源的利用率不高，限制了处理器的数据吞吐量，还要庞大的数据存储空间[1]。在信息技术不断发展与更新的时代，半导体技术也有了突飞猛进的发展，FPGA不仅拥有强大的功能特性，价格还很合理，并且还在及时的创新与研究，打造成为功能强大的硬件部件，选择FPGA对图像进行处理时，因为可编程逻辑超强的灵活性与庞大的存储空间，适用于图像的并行处理，处理速度很快，实现SoPC运行的目的，不断为用户系统提供便利，提升产品更新的速度，旨在研发具有特性的产品[2]。采用SoPC与FPGA技术对视频图像进行处理，不仅是未来图像处理技术发展的方向，也促进了嵌入型系统推广与应用[3]。因此，本文将会对图像处理技术SoPC与FPGA进行深入的分析与研究。系统总体设计方案 视频采集采用PHILPS公司的SAA7113来实现，通过I2C总线完成了对视频采集卡芯片SAA7113的初始化工作。VGA即输出模块。该输出卡选择使用的是TI企业编号为THS8134的芯片，这个芯片适用于图像处理的D/A器件。实现视频图像的采集，处理，存储和显示等功能。本文所研究的FPGA视频图像处理技术系统模型见图1。其中CCD摄像头主要功能就是搜取图像信息，通过采集卡A/D进行转换，生成格式为720 Pixels YUV4∶2∶2数字化特性的图像信息；基于FPGA图像处理系统采集的模块，就会自动将规格为720×576的全部图像信息存放在SRAM芯片内，图像模块就会实现对图像的处理，VGA显示模块的功能就是将更新同步的控制信号按照顺序进行显示，同时将处理过的图像信息在规定时间实现发送，最终VGA正常显示。 研究FPGA视频图像处理技术系统硬件运行方案见图2。系统划分为两大部分，包含可编程逻辑与图像信息采集以及VGA显示输出部分。其中采集模块的主要功能就是对CCD摄像头产生的电视信号进行接收，然后通过编号为SAA7113的处理芯片生成类型为ITU?656 4∶2∶2的数字化性图像。ITU?656具体定义是电信联盟指定的视频图像处理格式[4]。主要是实现信号转换、信号间的分离以及视频信号格式的转换等，最后将需要进行处理的视频数据信息，保存到芯片SRAM内。VGA显示输出就是对数字化图像信息实现D/A转换，最后通过显示器实现正常显示。可编程逻辑不仅可以实现对不同部分的逻辑控制，还能任意定制用户命令，目的是加快处理速度。总体来讲，可编程逻辑功能就是对采集模块与VGA显示输出实现管理与控制。FPGA采集数据控制原理 CCD的模拟信号根据SAA7111A存有的模拟端口AI11，AI12，AI21，AI22实现信号输入，在实现模拟处理之后，直接通过A/D转换器实现数字化亮度信号与色度信号的生成，然后对两种数字化信号进行处理。对亮度信号进行处理获取到的信息就会自动转送到色度信号处理器中，实现整体处理，生成UV与Y信号，信号经过格式化处理会通过VPO实现输出；剩下的就会直接转送到同步分离器，通过数字化PLL后就会生成与之对应的行信号HS与场信号VS，并且PLL驱动型触发器，生成与HS时钟信号相锁定的LLC2与LLC。上述所实现的功能全部由I2C总线控制实现，串行数据信号即SDA，串行时钟信号即SCL。 经过SAA7113实现解码数字码流符合ITU?656标准，这串码流是包含视频信号、定时基准信号和辅助信号[5]。视频信号以YUV 4∶2∶2的数据格式输出，Y分量代表黑白亮度分量，U和V分量表示彩色信息，并被实时保存到存储模块。开始搜取视频过程中，SAA7113视频图像的输出基于8位总线VPO，最后传送到FPGA。因为PAL采用隔行方式实现电视信号的扫描，传送方式分为偶数与奇数，经过数字化处理的数据保持不变，所以想获取全部图像就要把偶数与奇数场的数据进行还原。 此系统关键是对视频图像的解码芯片SAA7113的控制连接电路如图3所示。 2.1 SAA7113时序性 经过数字转换之后的图像信息通过VOP，在像素时钟频率LLC2（13.5 MHz）的同步下并行输出。其中，任何一个时钟都会与16位像素输出相吻合。行与HREF类似，其中高电平即代表一行所有像素，也就是周期为720个LLC2。场与VREF类似，高电平即代表输出的是一行所有图像，每场有286行；低电平代表的场的隐藏信号，分为26个周期。 输出管脚RTS0和RTS1是多功能复用管脚，根据不同的系统要求，通过对子地址寄存器SA12写入不同的控制字可将两输出管脚配置为行同步、帧同步、奇偶场同步等不同信号。本设计中RTS0=1即代表输出类型为奇数场，RTS0=0则为偶数场。FEI代表类型为使能的信号，处于0状态时，表示数据输出正常，处于1状态时，表示数据输出达到高阻标准。 VOP上图像数据格式如表1所示。存储模块设计 3.1 SRAM接口电路的功能设计 FPGA功能特性是把搜集到的图像信息储存到缓存内，为后期处理图像创造条件。该系统图像缓存选择使用2块SRAM，通过PING??PANG缓存控制模式的原理对其进行操作[10]。第一次采样时，FPGA就会自动通过SAA7113获取到第1帧图像数据存储于第一个SRAM内，采样完毕后，第二个SRAM内就会自动存储第2帧图像数据，并且还要处理第1块SRAM内的图像数据，工作结束后，行总线就会自动实现切换，与SRAM自动连接。本文采用了两片型号为CY7C1049的SRAM是对图像帧数据保存，两片缓存与SRAM读写实现切换主要基于软件控制。FPGA将采集到一帧图像数据保存到SRAM1中，同时后端的图像处理模块读出SRAM2中的图像数据进行处理。两块存储方式的SRAM实现行总线的转换，前提是任意1帧图像数据已经被处理或者是保存后，其中SRAM1内数据是为后期图像读出处理提供依据，SRMA2就会自动保存下面的图像数据，也就是任意一个内存状态为写入，剩余内存状态为读出。 3.2 SRAM读写控制时序功能设计 SRAM读写控制关键是遵循SRAM时序完成读写工作[11]。在视频图像解码模块正常运行时，SRAM就会根据地址模块生成的写信号与地址信息，实现图像信息的缓存；从缓存中读取图像信息时，就会通过自动运行SRAM生成的读信号与地址实现。SRAM控制模块的除了寻址信号外，还包含写使能信号W与片选信号CE以及输出使能信号OE。控制器为双口数据线接口，其中输入接口为读取数据，输出接口为读写数据，只有实施全方位的管理与控制，SRAM才会实现正常的读写功能。 图像存储器由两块SRAM构成，两者共同协调运行。在SRAM1成功获取到解码模块提供的图像信息时，SRAM2内存有的图像信息就会通过后期图像低级模块实现读取完成处理。两块缓存都正常完成以上工作后，就会实现切换，SRAM1内的图像信息实现读取，SRAM2就会自动获取图像信息。反反复复，成功启动并行操作方式，从而提升系统运作水平与能力。VGA视频显示设计 4.1 VGA显示方案框图展示 通过摄像头获取到图像模拟信号，然后实现数字信号的转换，此类信号格式参考YUV4∶2∶2，怎样将获取到的图像信息实现处理，然后根据SVGA格式800×600@60 Hz正常在VGA显示器上正常显示[12]。 本设计采用TI公司的THS8134作为D/A变换器，THS8134功能就是实现视频与图像格式的转换。此变换器不仅支持3～5 V电压的数字供电，还支持5 V电压的模拟供电。 采样效率为81 MSPS。同时三个D/A转换器与行场消隐信号以及同步信号构成一个THS8134。它的主要功能就是实现FPGA数字信号的转换，同时还支持VGA显示器进行显示。它输入格式主要有消隐控制信号，行场同步，数字时钟CLK与2路或1路ITU?65类型的YpbPr/RGB的4∶2∶2信号及是蓝图像信号的R[7..0]，G[7..0]，B[7..0]，红，绿信号等多种。它输出格式主要是分为模拟的红、蓝色弱信号与亮度信号。FPGA是VGA行场同步信号的主要构成。 4.2 VGA信号转换 采集到的数据是标准的YUV4∶2∶2格式，只有把YUV数据格式转换为RGB数据格式，图像才能正常显示。其中RGB指的是计算机内比较常用的色彩范围。主要是经过蓝、红、绿三种基色的调和生成别种颜色。因为它超强的独立性，所以在彩色电视机、系统成像以及计算机图像中得到大力的推广与应用。下式可以方便地实现数据格式的RGB转换：[R=1 024×1.164Y-16+1.596U-12G=1 024×1.164Y-16-0.813U-128-0.392V-128B=1 024×1.164Y-16+2.017U-128] 1） 值得注意的是，公式当中有很多系数是小数，而FPGA不包含浮点数。采用VerilogHDL编程前，需通过有限精度的方法消除浮点数运算。即先将数据扩大适当的倍数如2n，然后取整运算，最后把结果除以2n（将结果右移2n位）。 4.3 帧频变换 帧频的转换是通过复制帧实现的。PAL制式的信号帧频25 Hz，VGA显示器工作是帧频60 Hz，帧频比为5∶12。要转换为能够满足每秒60帧要求的视频信号，最简单的办法就是复制帧。在本设计中每隔5帧重复1帧。具体方法是，采集图像分辨率为720×572，则每帧图像有527行像素，奇偶各286行。在SRAM存有的帧图像信息被首次读取后，而计数器出现最大数值时，就会从头开始进行计数572×0.2≈114次。循环5个周期之后，此时SRMA内实现读取的图像数据就会达到114×5=570行，也就是添加了一帧数据，从而达到频率转换的目的。 4.4 VGA显示模块功能实现 前面针对VGA显示时序与THS8134时序进行分析与研究，将图像信息根据准确的顺序与帧时序传送到CRT显示器就是VGA显示模块设计目标。具体实现流程：第一步通过显示器的分辨率，按照VGA显示顺序实现帧同步与水平信号的构成，然后根据行与表查询像素的方法确定图像信息的具体位置，将构成完整的图像呈现在监视器。图像数据格式转换采用THS8134，在设计过程中需要提供准确的控制信号。想要图像正常显示在屏幕左上方的首个像素，就需要对显示复位进行设置，从而实现地址与计数的最初复位。结 语 该篇文章通过SoPCA与FPGA两种图像处理技术对视频图像处理系统进行了深入的研究与分析，充分展示了视频图像的显示、存储与采集以及处理等各个功能特性，同时还深入对FPGA内部资源进行挖掘。本设计稍经修改可以用于一定范围内的视频监视系统，即可体现一定的社会作用与价值。如果通过以太网络将采集到的视频信号进行传输，就可以不受距离的限制，实现远程监控。 参考文献 [1] 贺建权.数字化视频监控系统集成工程设计[D].长沙：湖南大学，2007.[2] 黄再银，宗建华，余健.用FPGA和单片机设计黑白四画面分割器[J].电子技术应用，2002，28（6）：49?5l.[3] 郑金福.视频多画面合成器的设计与实现田[J].中国有线电视，2002（17）：36?40.[4] 张琛，戚文芽.基于TMS320DM642芯片的画面分割和OSD叠加[J].信息工程大学学报，2011，6（1）：66?68.[5] MARPE Detlev，SCHWARZ H，BL?TTERMANN Gabi，et al.Context?based adaptive binary arithmetic coding in JVT/H.26L [J].EEE Transactions on Circuits And Systems for Video Technology，2003，13： 620?636.[6] MENG B，AU O C，WONG Chi?Wah，et al.Efficient intra?prediction mode selection for 4×4 blocks in H.264 [J].IEEE ICME，2012，3： 521?524.[7] HON M?C，HAHN H?S.A loop/post filter to suppress blocking and ringing artifacts for H.26L video codec [J].SPIE Proceeding of Visual Communication and Image processing，2012（1）： 940?947.[8] MALVAR H，HALLAPURO A，KARCZEWICZ M，et al.Low?comlexity transform and quantization with 16?bit arithmetic for H.26L [C]// Proceedings of IEEE International Conference on Image Processing.[S.l.]： IEEE，2012，2： 489?492.[9] Meng B，Au O C.Fast Intra?Prediction Mode Selection for 4×4 Blocks in H.264 [C]// proceeding of International Conference on Acoustics，Speech，and Signal Processing.[S.l.]： IEEE Xplore，2003，3： 389?392.[10] CASAS J R.Coding of details in very low bit?rate video systems [J].IEEE Transactions on Circuit and Systems for Video Technology，2012，4（3）： 317?327.[11] CORTEZ D.Image segmentation towards new image representation methods [J].Signal Processing Image Communication，2012，6： 485?498.[12] KUNT M.Recent results in high?compression image coding [J].IEEE Transaction on Circuits and Systems for Video technology，2012，34（11）： 1306?1336. 视频采集卡图像显示问题的解决方法? 1：处理图像非正常的因素有两个原因？ (1)：系统问题，DirectX功能没有启用。会导致图像显示缓慢，以及色彩不正常。 (2): 硬件问题，显卡不支持，图像加速及硬件缩放功能。（硬件问题只有更换显卡）。 2:系统问题如何解决？ 安装DirectX图像驱动程序，然后打开开始菜单->运行->输入DXDIAG命令 启用DirectX功能中DirectDraw加速、Direct3D加速、AGP纹理加速功能。如不能启用说明DirectX未装好或硬件不显示。 Vb开办上海电力学院 课程设计报告 信息工程系 抢答器设计报告 一、设计目的： 本课程的授课对象是电子科学与技术专业本科生，是电子类专业的一门重要的实践课程，是理论与实践相结合的重要环节。 本课程有助于培养学生的数字电路设计方法、掌握模块划分、工程设计思想与电路调试能力，为以后从事各种电路设计、制作与调试工作打下坚实的基础 二、实验器材和工具软件： PC机一台、QuartusII软件、DE2板。 三、设计内容： (1)抢答器可容纳四组12位选手，每组设置三个抢答按钮供选手使 用。 (2)电路具有第一抢答信号的鉴别和锁存功能。在主持人将系统复位并发出抢答指令后，蜂鸣器提示抢答开始，时显示器显示初始时间并开始倒计时，若参赛选手按抢答按钮，则该组指示灯亮并用组别显示器显示选手的组别，同时蜂鸣器发出“嘀嘟”的双音频声。此时，电路具备自锁功能，使其它抢答按钮不起作用。 (3)如果无人抢答，计时器倒计时到零，蜂鸣器有抢答失败提示，主持人可以按复位键，开始新一轮的抢答。 (4)设置犯规功能。选手在主持人按开始键之前抢答，则认为犯规，犯规指示灯亮和显示出犯规组号，且蜂鸣器报警，主持人可以终止抢答执行相应惩罚。 (5)抢答器设置抢答时间选择功能。为适应多种抢答需要，系统设有10秒、15秒、20秒和3O秒四种抢答时间选择功能。 四、设计具体步骤： 首先把系统划分为组别判断电路模块groupslct，犯规判别与抢答信号判别电路模块fgqd，分频电路模块fpq1，倒计时控制电路模块djs，显示时间译码电路模块num_7seg模块，组别显示模块showgroup模块这六个模块，各模块设计完成后，用电路原理图方法将各模块连接构成系统。 各模块功能及代码： 1、组别判别模块 （1）功能：可容纳四组12位选手，每组设置三个抢答按钮供选手使用。若参赛选手按抢答按钮，则输出选手的组别。此时，电路具 signal rst : std_logic;begin h<=“0000” when(a=“000” and b=“000” and c=“000” and d=“000”)else “0001” when(a/=“000” and b=“000” and c=“000” and d=“000”)else “0010” when(a=“000” and b/=“000” and c=“000” and d=“000”)else “0100” when(a=“000” and b=“000” and c/=“000” and d=“000”)else “1000” when(a=“000” and b=“000” and c=“000” and d/=“000”)else “0000”;process begin wait on clock until rising_edge(clock); if clr='1' then rst<='1'; g<=“0000”; end if; if h/=“0000” then if rst='1' then g<=h; rst<='0'; end if; end if; end process; end behave_groupslct; 2、犯规判别与抢答信号判别模块 （1）功能：若参赛选手在主持人按开始键之后按抢答按钮，则使该组指示灯亮并输出选手的组别，同时蜂鸣器发出响声。 选手在主持人按开始键之前抢答，则认为犯规，犯规指示灯亮并输出犯规组号，且蜂鸣器报警。 （2）原理：c[3..0]接组别判别模块的g[3..0]，即此时c为按键组别的信息。go接主持人的“开始”按键。由于无论是在正常情况还是犯规情况下按下按键，都必须显示按键的组别且蜂鸣器响，所以将c的值给hex以输出按键组别，且在有按键按下（c/=“0000”）时输出fm为‘1’，否则为‘0’。若在开始之前有按键按下时，即go='0'且c/=“0000”，输出ledfg为‘1’，否则为‘0’。若在开始之后有按键按下，将c的值给led，使该组指示灯亮，开始之前led输出“0000”。 （3）程序代码： library ieee; use ieee.std_logic_1164.all; entity fgqd is port（c:in std_logic_vector(3 downto 0); go:in std_logic; hex:out std_logic_vector(3 downto 0); led:out std_logic_vector(3 downto 0); ledfg,fm:out std_logic); end fgqd; architecture behave_fgqd of fgqd is begin);end djs; architecture behave_djs of djs is begin process(clock,aclr,s) begin if(aclr='1')then if(s=“00”)then q<=“01010”; elsif(s=“01”)then q<=“01111”; elsif(s=“10”)then q<=“10100”; else q<=“11110”; end if; else if rising_edge(clock)then if en='1' then q<=q-1; if(q=“00000” and grpsl=“0000”)then time0<='1'; else time0<='0'; end if; end if; end if; end if; end process;end behave_djs; 4、分频器模块 （1）功能：实现50MHz—1Hz的分频，为倒计时模块提供时钟。 （2）程序代码 library ieee; use ieee.std_logic_1164.all; entity fpq1 is port（clkin :in std_logic; clkout:out std_logic);end fpq1; architecture behave_fpq1 of fpq1 is constant N: Integer:=24999999;signal Counter:Integer RANGE 0 TO N;signal Clk: Std_Logic;begin process(clkin) begin if rising_edge(clkin)then--每计到N个（0~n-1）上升沿，输出信号翻转一次 if Counter=N then Counter<=0; Clk<=NOT Clk; else Counter<= Counter+1; end if; end if; end process;clkout<= Clk;end behave_fpq1; 5、时间显示译码器 （1）功能：将时间信息在7段数码管上显示。 （2）程序代码 library ieee; use ieee.std_logic_1164.all; entity num_7seg is port（c:in std_logic_vector(4 downto 0); hex:out std_logic_vector(13 downto 0)); end num_7seg; architecture behave_num_7seg of num_7seg is begin with c(4 downto 0)select hex<= “10000001000000” when “00000” ,--“0” “10000001111001” when “00001” ,--“1” “10000000100100” when “00010” ,--“2” “10000000110000” when “00011” ,--“3” “10000000011001” when “00100” ,--“4” “10000000010010” when “00101” ,--“5” “10000000000010” when “00110” ,--“6” “10000001111000” when “00111” ,--“7” “10000000000000” when “01000” ,--“8” “10000000010000” when “01001” ,--“9” “11110011000000” when “01010” ,--“10” “11110011111001” when “01011” ,--“11” “11110010100100” when “01100” ,--“12” “11110010110000” when “01101” ,--“13” “11110010011001” when “01110” ,--“14” “11110010010010” when “01111” ,--“15” “11110010000010” when “10000” ,--“16” “11110011111000” when “10001” ,--“17” “11110010000000” when “10010” ,--“18” “11110010010000” when “10011” ,--“19” “01001001000000” when “10100” ,--“20” “01001001111001” when “10101” ,--“21” “01001000100100” when “10110” ,--“22” “01001000110000” when “10111” ,--“23” “01001000011001” when “11000” ,--“24” “01001000010010” when “11001” ,--“25” “01001000000010” when “11010” ,--“26” “01001001111000” when “11011” ,--“27” 来。然后就是将选出的组别锁存。将按下按键的组别赋给一内部信号“h”（没有按键按下时h=“0000”），当复位键按下时（clr=‘1’）输出g=“0000”并且将另一内部信号rst置1。当复位后（rst=‘1’）有按键按下时将h的值给输出信号g，并且将标志信号rst清零。这样就实现最快按键组别锁存功能。 六、心得体会 通过此次设计，我掌握了数字电路的设计方法，尤其是模块划分、工程设计思想与电路调试能力，都有了一定的提高。为以后从事各种电路设计、制作与调试工作打下坚实的基础。 FPGA设计与应用实验指导书 实验三 分频器设计 一、实验目的 1.熟悉Quartus II 开发软件的基本使用方法 2.掌握用VHDL语言设计分频器的方法 二、实验内容 1.运用Quartus II 开发软件，完成工程创建、代码编写、程序调试、编译仿真等基本操作。2.用VHDL语言设计实现一个分频器，实现6分频，并进行功能仿真验证。3.使用DE2开发板设计计数器，并将计数器计数结果用数码管显示出来。 三、实验步骤 1.回顾时序逻辑电路的设计方法，设计6分频电路的VHDL程序。 2.参考实验一的步骤，完成6分频器工程的创建、代码的编写和程序编译及仿真。 3.使用DE2开发板的50MHz晶振作为输入时钟，分频得到1Hz信号，将1Hz信号进行10进制计数，计数结果显示在7段数码管中。 四、实验报告要求 1.给出6分频电路完整的VHDL程序实现代码； 2.给出6分频电路时序仿真波形图，并判断程序功能是否正确； 3.给出从50MHz晶振到1Hz信号的分频器程序以及相应的计数输出程序。4.实验心得体会。第二篇：基于FPGA SoPC的视频图像处理系统设计
第三篇：视频采集卡图像显示问题的解决方法
第四篇：FPGA抢答器设计报告
第五篇：FPGA设计与应用实验指导书-实验3
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