第一篇：基于FPGA的频带传输系统设计
通信系统EDA设计
基于FPGA（cyclone系列EP1C6Q240C）的时分多路频带传输系统设计
（VHDL语言描述）
指导教师：陈德宏老师
班级：通信072 姓名：汪双承
学号：079064305 同组人员：肖慧，吴敏根
陈飞，冉彪
设计时间：二零一零年六月底
目录
一、课题背景…………………………
二、任务要求…………………………
三、原理说明…………………………
四、程序与仿真………………………
五、心得体会…………………………
一、课题背景
FPGA是现场可编程门阵列的简称，FPGA的应用领域最初
为通信领域，特别是在无线通信领域里，由于具有极强的实时性，使使其对话音进行实时处理成为可能；由于它是通过面向芯片结构指令的软件编程来实现其功能的，因而仅修改软件而不需改硬件平台就可以改进系统原有设计方案或原有功能，因而具有极大的灵活性；又由于FPGA芯片并非专门为某种功能设计的，因而使用范围广、产量大、价格可以降到很低。但目前，随着信息产业和微电子技术的发展，可编程逻辑嵌入式系统设计技术已经成为信息产业最热门的技术之一，应用范围遍及航空航天、医疗、通讯、网络通讯、安防、广播、汽车电子、工业、消费类市场、测量测试等多个热门领域。并随着工艺的进步和技术的发展，向更多、更广泛的应用领域扩展。越来越多的设计也开始以ASIC转向FPGA，FPGA正以各种电子产品的形式进入了我们日常生活的各个角落。
在完成了通信原理和vhdl语言的学习后，为了理论联系实际，为了紧跟时代的步伐，作为通信专业的学生就有责任去学习和掌握FPGA技术在通信领域的应用。故开展了这次通信系统EDA课程设计。
二、任务要求
1、项目名称：时分多路数字电话频带传输系统的设计与开发
（基于FPGA cyclone系列EP1C6Q240C）
2、系统设计指标：
（A）64KB/S的A律PCM数字话音编译码器的开发设计
（B）PCM 30/32一次群时分复接与分接器的开发设计（C）正交相对四相移相键控QDPSK调制器的开发设计
3、系统框图:
4、各功能模块技术要求 A、PCM编译码器参数指标
（1）符合ITU-T G.711建议
（2）PCM编码器输入信号为:
一个13位逻辑矢量的均匀量化值:D0,D1…D12 其中:D0为极性位,取值范围在-4096～+4096之间； 一个占空比为1/32的8K/S的取样时钟信号； 一个占空比为50%的2.048KB/S的合路时钟信号；
（3）PCM编码器输出信号为:
一个8位逻辑矢量的13折线非均匀量化值:C0,C1…C7 其中:C0为极性位.C0=1为正,C0=0为负； 一个占空比为1/32的8K/S的取样时钟信号； 一个占空比为50%的2.048KB/S的合路时钟信号；
（4）PCM译码器输入信号为:
一个8位逻辑矢量的13折线非均匀量化值:C0,C1…C7 其中:C0为极性位.C0=1为正,C0=0为负； 一个占空比为1/32的8K/S的取样时钟信号； 一个占空比为50%的2.048KB/S的合路时钟信号；（5）PCM译码器输出信号为:
一个13位逻辑矢量的均匀量化值:D0,D1…D12 其中:D0为极性位,取值范围在-4096~+4096之间； 一个占空比为1/32的8K/S的取样时钟信号； 一个占空比为50%的2.048KB/S的合路时钟信号；
B、时分多路参数指标：
（1）符合 ITU-T G.704 建议
（2）
16帧，2.0 ms复帧结构F0F1F2F3F4F5F6F7F8F9F10F11F12F13F14F1532路时隙，256 bit,125 s帧结构TS***2******262728293031帧同步时隙偶帧TS0×0011011话路时隙(CH1 ~ CH15)信令时隙00001A211话路时隙(CH16 ~CH29)CH30帧同步信号488 ns复帧同步信号F1abcda备用比特bcd3.91 s奇帧TS0×1A111111CH1CH
1（3）时分复接器输入信号为:
一个8位数据总线D7～D0(即30路PCM话音并行数据
公用总线 ；
一个一次群串行位同步时钟2.048MB/S信号；（4）时分分接器输出信号为:
一个一次群串行合路数据流2.048MB/S信号；
一个30位逻辑矢量时隙脉冲信号(每位对应一路时隙脉
冲）；
一个一次群串行位同步时钟2.048MB/S信号； C、QDPSK解调器参数指标：
（1）QDPSK输入信号为：
一位２．０４８Ｍb/s串行合路数据；
一位８．１９２Ｍb/s输出时钟ＣＬＫ（2）QDPSK输出信号为：
一个１７位逻辑矢量载波抽样值输出；
一位８．１９２Ｍb/s输出时钟ＣＬＫ
（3）提示：载波频率设为8.192MHz,每个载波周期８个样点
Cos:
07fffH,06d40H,03fffH,012bfH,0000H,012bfH,03fffH,06d40H
sin: 03fffH,06d40H, 07fffH,06d40H,03fffH,012bfH,0000H,012bfH-cos: 0000H,012bfH,03fffH,06d40H,07fffH,06d40H,03fffH,012bfH-sin:
03fffH,012bfH,0000H,012bfH,03fffH,06d40H, 07fffH,06d40H
三、原理说明
A、A律PCM编译码规则
说明：由表可知，编码由十位信号可知最高位为符号位，其他最先出现1的高位决定了编码的段落码，紧接着这个高位的后四位即段落码。译码时亦有此规律而来。
B、一次群时分复、分接器原理
C、QDPSK调制器原理（1）原理框图
说明：将QDPSK看成两路2DPSK分别调制，最后合成（2）差分编码
a、b到c、d满足差分编码关系
四、程序与仿真
--PCM编码，符合ITU-T G.711建议
--一个输入为13位逻辑矢量的均匀量化值，一个8000HZ占空比为1/32的取样脉冲--输出为八位逻辑矢量的A律PCM编码，和一个8000HZ的时钟
--虽然设计要求输入输出2.048MB/S时钟，个人觉得用不上，故舍去了--quartus软件是以下标大的位为高位，所以十三位输入采用D(12)为符号位
library ieee;--程序调用的库是IEEE库
use ieee.std_logic_1164.all;--定义了std_logic，std_logic_vector类型
entity PCMencode is
port(clkin :in std_logic;--输入时钟8000HZ
D
:in std_logic_vector(12 downto 0);--std_logic_vector全拼standard_logic标准逻辑矢量
C
:out std_logic_vector(7 downto 0);
clkout:out std_logic);end PCMencode;
architecture behavior of PCMencode is begin
process(clkin,D)begin if clkin'event and clkin='1' then
if D(11)='1' then C<=D(12)&'1'&'1'&'1'&D(10)&D(9)&D(8)&D(7);
elsif D(10)='1' then C<=D(12)&'1'&'1'&'0'&D(9)&D(8)&D(7)&D(6);
elsif D(9)='1' then C<=D(12)&'1'&'0'&'1'&D(8)&D(7)&D(6)&D(5);
elsif D(8)='1' then C<=D(12)&'1'&'0'&'0'&D(7)&D(6)&D(5)&D(4);
elsif D(7)='1' then C<=D(12)&'0'&'1'&'1'&D(6)&D(5)&D(4)&D(3);
elsif D(6)='1' then C<=D(12)&'0'&'1'&'0'&D(5)&D(4)&D(3)&D(2);
elsif D(5)='1' then C<=D(12)&'0'&'0'&'1'&D(4)&D(3)&D(2)&D(1);
else C<=D(12)&'0'&'0'&'0'&D(4)&D(3)&D(2)&D(1);
end if;end if;end process;clkout<=clkin;end behavior;
--PCM译码
--输入A律八位PCM编码，占空比为1/32的8000HZ的去取样时钟
--输出为十三位逻辑矢量均匀量化值，占空比为1/32的8000HZ的去取样时钟 library ieee;use ieee.std_logic_1164.all;entity PCMdecode is port（clkin:in std_logic;
C:in std_logic_vector(7 downto 0);
D:out std_logic_vector(12 downto 0);
clkout:out std_logic);
end PCMdecode;architecture behavior of PCMdecode is signal temp:std_logic_vector(2 downto 0);begin
temp <= C(6 downto 4);
process(clkin)
begin
if clkin'event and clkin='1' then
case temp is
when “111”=>D<=C(7)&“1”&C(3 downto 0)&“1000000”;
when “011”=>D<=C(7)&“01”&C(3 downto 0)&“100000”;
when “101”=>D<=C(7)&“001”&C(3 downto 0)&“10000”;
when “001”=>D<=C(7)&“0001”&C(3 downto 0)&“1000”;
when “110”=>D<=C(7)&“00001”&C(3 downto 0)&“100”;
when “010”=>D<=C(7)&“000001”&C(3 downto 0)&“10”;
when “100”=>D<=C(7)&“0000001”&C(3 downto 0)&“1”;
when “000”=>D<=C(7)&“0000000”&C(3 downto 0)&“1”;
when others=>D<=null;
end case;
end if;end process;clkout<=clkin;end behavior;
--时分复接器
--输入一个8位数据总线(即30路PCM话音并行数据共用总线),--输入一个一次群串行位同步时钟2.048MB/S信号
--输出一个一次群串行合路数据流2.048MB/S信号；一个一次群串行位同步时钟2.048MB/S信号
--一个5位时隙地址总线信号(即30路PCM话音并行地址总线)--（其说明当前输入的数据总线上是哪个时隙数据）
--此程序要特别注意器件的选择，该程序选择cyclone系列EP1C6Q240C8时得到所期望的结果
--若选用其他器件譬如Stratix II系列的器件会丢失第一路信息
library ieee;--程序所调用的库是IEEE库
use ieee.std_logic_1164.all;--定义了std_logic，std_logic_vector类型
use ieee.std_logic_unsigned.all;--用到基于std_logic，std_logic_vector类型的--无符号的算术运算 entity fujieqi is port(clkin: in std_logic;
datain: in std_logic_vector(7 downto 0);--30路语音信号输入
dataout:out std_logic;
--输出串行数据流
ads:out std_logic_vector(4 downto 0);--五位时隙总线信号
clkout:out std_logic);--输出时钟
end fujieqi;architecture behav of fujieqi is shared variable tscount:std_logic_vector(8 downto 0);--时隙计数器 shared variable bitcount:std_logic_vector(2 downto 0);--位计数器 begin p1:process(clkin)--位时钟和时隙计数 begin if clkin'event and clkin='1' then
if bitcount=“111” then
bitcount:=“000”;
tscount:=tscount+'1';
else bitcount:=bitcount+'1';
end if;end if;end process p1;p2:process(clkin)variable regester:std_logic_vector(7 downto 0);--定义一个内部的寄存器，--用于寄存输入的八位数据
variable temp:std_logic_vector(7 downto 0);--定义一个中间变量，用于数据的串行输出 begin if clkin'event and clkin='1' then
ads<=tscount(4 downto 0);--记录当前输出的是第几路信号
if bitcount=“000” then
if tscount(5 downto 0)=“000000” then
regester:=“10011011”;
--双帧计数为0时传帧同码
elsif tscount(5 downto 0)=“100000” then
regester:=“11111111”;
--双帧计数为32时传勤务信息
elsif tscount=“000010000” then
regester:=“00001111”;
--复帧计数为16时传复帧同步码
elsif tscount(4 downto 0)=“10000” then
regester:=“11111111”;
--除F0帧外，每帧的第16时隙都传信令信息
else regester:=datain;
--不满足以上条件时传语音信号
end if;
temp:=regester;
--并串转换
dataout<=temp(7);--时隙的第一个时钟上升沿输出最高位
else
temp(7 downto 1):=temp(6 downto 0);--右移
dataout<=temp(7);--接着发其他位
end if;end if;clkout<=clkin;--输出时钟 end process p2;end behav;
--QDPSK调制器，这里采用把一路QDPSK信号分为正交的两路2PSK分别调制，最后合成--输入一位2.048MB/S合路数据流，一位8.192MB/S输入时钟，内部进程所需时钟由分频而得
--输出一位8.192MB/S时钟，一个17位逻辑矢量载波抽样值输出
--由于FPGA器件适合做乘法运算，所以相干载波由八个样点表示，那么乘法运算转为适合 FPGA--器件加法运算
library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;--定义了有符号与无符号类型，及基于这些类型上的算术运算 use ieee.std_logic_unsigned.all;entity qdpsk is port(clkin8192: in std_logic;
datain:in std_logic;
clkout8192:out std_logic;
dataout: out std_logic_vector(16 downto 0));end qdpsk;architecture behavior of qdpsk is signal clk1024: std_logic;signal clk2048: std_logic;shared variable a,b,c,d: std_logic;signal n:std_logic_vector(2 downto 0);--n为一个三位的计数器，用于控制八个样点的输出 signal q:std_logic_vector(1 downto 0);--c&d结合状态
signal count:std_logic_vector(2 downto 0);--对输入时钟计数，利用该三位计数器分频得到1.024mb/s的时钟
begin p1:process(clk1024)--串并转换
variable tem:std_logic_vector(2 downto 0);begin if(clk2048'event and clk2048='1')then if tem(0)='0' then
a:=tem(1);--偶数位
b:=tem(2);--奇数位
tem:=datain&“01”;else tem:=datain&tem(2 downto 1);end if;end if;end process p1;
--p1:process(clk1024)--p1进程也可以这么写，这样少一个分频，更加简洁--variable xx:std_logic_vector(1 downto 0);--begin--if clk1024'event and clk1024='1' then--
xx(1):=din;--elsif(clk1024'event and clk1024='0')then--
xx(0):=din;--
b<=xx(0);a<=xx(1);--end if;--end process p1;
p2:process(clk1024)--差分编码 variable temp:std_logic;begin temp:=(c xor d);if clk1024'event and clk1024='1' then
if temp='0' then
c:=not(b xor c);
d:=a xor d;
else
c:=a xor c;
d:=not(b xor d);
end if;
end if;end process p2;p3:process(clkin8192)--计数和分频并根据c&d的状态输出已调信号 begin
if clkin8192'event and clkin8192='1' then
count<=count+'1';
clk1024<=count(2);
clk2048<=count(1);
if count=“000”then
n<=“000”;q<=c&d;
else n<=n+'1';q<=q;
end if;end if;if clkin8192'event and clkin8192='1' then if q=“00” then case n is when “000” => dataout<=“***10”;when “001” => dataout<=“***00”;when “010” => dataout<=“***10”;when “011” => dataout<=“***11”;when “100” => dataout<=“***11”;when “101” => dataout<=“***10”;when “110” => dataout<=“***11”;when “111” => dataout<=“***11”;when others=>null;end case;elsif q=“01” then case n is when “000” => dataout<=“***10”;when “001” => dataout<=“***11”;when “010” => dataout<=“***11”;when “011” => dataout<=“***10”;when “100” => dataout<=“***11”;when “101” => dataout<=“***11”;when “110” => dataout<=“***10”;when “111” => dataout<=“***00”;when others=>null;end case;elsif q=“10” then case n is when “000” => dataout<=“***11”;when “001” => dataout<=“***11”;when “010” => dataout<=“***10”;when “011” => dataout<=“***00”;when “100” => dataout<=“***10”;when “101” => dataout<=“***11”;when “110” => dataout<=“***11”;when “111” =>dataout<=“***10”;when others=>null;end case;elsif q=“11” then case n is when “000” => dataout<=“***11”;when “001” => dataout<=“***10”;when “010” => dataout<=“***11”;when “011” => dataout<=“***11”;when “100” => dataout<=“***10”;when “101” => dataout<=“***00”;when “110” => dataout<=“***10”;when “111” => dataout<=“***11”;when others=>null;end case;end if;end if;end process p3;clkout8192<=clkin8192;end behavior;
--时分分接程序
--同步码捕获三次后方确认同步完成，若失步三次后重新捕获
--输入一个一次群串行合路数据流2.048MB/S信号，一个一次群串行位同步时钟2.048MB/S信号
--输出一个一次群串行合路数据流2.048MB/S信号，一个30位逻辑矢量时隙脉冲信号(每位对应一路时隙脉冲)--一个一次群串行位同步时钟2.048MB/S信号
--输出串行数据流分别于A1……A31相与即可得到各路话音信号
library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;
entity fenjieqi is port(datain,clkin:in std_logic;--输入2.048MB/S的合路数据流，输入--串行位同步时钟2.048MB/S
A1,A2,A3,A4,A5,A6,A7,A8,A9,A10,A11,A12,A13,A14,A15,A17,A18, A19,A20,A21,A22,A23,A24,A25,A26,A27,A28,A29,A30,A31:out std_logic;--输出30位逻辑矢量时隙脉冲信号，与dataout相与的结果就是所选择的一路语音--输出
clkout,dataout:out std_logic);--输出串行数据流和输出时钟 end fenjieqi;
architecture behave of fenjieqi is signal regester,singlecount:std_logic_vector(7 downto 0):=“00000000”;--regester为八位移位寄存器用于捕获同步码,singlecount为单帧计数器
signal doublecount:std_logic_vector(8 downto 0):=“000000000”;--双帧计数器以位为单位 signal catch:std_logic:='0';--同步码捕捉状态标志0表捕捉态，1表示同步态
signal syncount,lostcount:std_logic_vector(1 downto 0):=“00”;--同步计数器以位为单位--与失步计数器
begin
P1:process(clkin)--利用移位寄存器暂存当前输入码，敏感信号为时钟上升沿--即当时钟上升沿到达时该进程执行一次
begin if clkin'event and clkin='1' then--时钟上升沿有效暂存输入数据
regester<=regester(6 downto 0)&datain;end if;end process P1;
P2:process(clkin)--同步码捕捉，同步保持比较
begin if clkin'event and clkin='0' then--时钟下降沿有效验证是否为同步码
--及验证落后于暂存刚好半个时钟周期，敏感信号为时钟下降沿，即时钟下降沿到达一次程序执行一次
doublecount<=doublecount+1;singlecount<=doublecount(7 downto 0)+1;--借用双帧第八位单帧计数
if catch='0' then
--catch为0时为捕捉态
if syncount=“00” then
if regester=“10011011” then
syncount<=syncount+1;doublecount<=“000000111”;
--表示第一次捕捉到同步码，将其次数加一，并且让输出变为第八位
end if;
elsif doublecount=“000000110” then--已捕捉到同步码的同时验证捕获
if regester=“10011011” then
if syncount=“10” then catch<='1';syncount<=“00”;
--验证同步次数达到3次时转为同步状态
else syncount<=syncount+1;
end if;
else syncount<=“00”;--验证不是同步码时转为重新捕获状态
end if;
end if;
else
--catch为1，同步态时，同步保持比较
if doublecount=“000000110” and regester/=“10011011” then
--表示同步时验证不是同步码
if lostcount=“10” then catch<='0';lostcount<=“00”;
--验证失步次数达到三次时转为捕捉状态
else lostcount<=lostcount+1;
end if;
end if;
end if;end if;end process P2;
P3:process(clkin,singlecount,catch)--时钟上升沿有效，译码输出 begin if clkin'event and clkin='1' then
if catch='1' then
dataout<=datain;
if singlecount>=“00000111”and singlecount<=“00001110”then A1<='1';else A1<='0';end if;
if singlecount>=“00001111”and singlecount<=“00010110”then A2<='1';else A2<='0';end if;
if singlecount>=“00010111”and singlecount<=“00011110”then A3<='1';else A3<='0';end if;
if singlecount>=“00011111”and singlecount<=“00100110”then A4<='1';else A4<='0';end if;
if singlecount>=“00100111”and singlecount<=“00101110”then A5<='1';else A5<='0';end if;
if singlecount>=“00101111”and singlecount<=“00110110”then A6<='1';else A6<='0';end if;
if singlecount>=“00110111”and singlecount<=“00111110”then A7<='1';else A7<='0';end if;
if singlecount>=“00111111”and singlecount<=“01000110”then A8<='1';else A8<='0';end if;
if singlecount>=“01000111”and singlecount<=“01001110”then A9<='1';else A9<='0';end if;
if singlecount>=“01001111”and A10<='0';end if;
if singlecount>=“01010111”and A11<='0';end if;
if singlecount>=“01011111”and A12<='0';end if;
if singlecount>=“01100111”and A13<='0';end if;
if singlecount>=“01101111”and A14<='0';end if;
if singlecount>=“01110111”and A15<='0';end if;
if singlecount>=“10000111”and A17<='0';end if;
if singlecount>=“10001111”and A18<='0';end if;
if singlecount>=“10010111”and A19<='0';end if;
if singlecount>=“10011111”and A20<='0';end if;
if singlecount>=“10100111”and A21<='0';end if;
if singlecount>=“10101111”and A22<='0';end if;
if singlecount>=“10110111”and A23<='0';end if;
if singlecount>=“10111111”and A24<='0';end if;
if singlecount>=“11000111”and A25<='0';end if;
if singlecount>=“11001111”and A26<='0';end if;
if singlecount>=“11010111”and A27<='0';end if;
if singlecount>=“11011111”and A28<='0';end if;
if singlecount>=“11100111”and A29<='0';end if;
if singlecount>=“11101111”and
singlecount<=“01010110”then singlecount<=“01011110”then singlecount<=“01100110”then
singlecount<=“01101110”then singlecount<=“01110110”then singlecount<=“01111110”then singlecount<=“10001110”then singlecount<=“10010110”then singlecount<=“10011110”then singlecount<=“10100110”then singlecount<=“10101110”then singlecount<=“10110110”then singlecount<=“10111110”then singlecount<=“11000110”then singlecount<=“11001110”then singlecount<=“11010110”then singlecount<=“11011110”then singlecount<=“11100110”then singlecount<=“11101110”then singlecount<=“11110110”then
A10<='1';else A11<='1';else A12<='1';else
A13<='1';else A14<='1';else A15<='1';else A17<='1';else A18<='1';else A19<='1';else A20<='1';else A21<='1';else A22<='1';else A23<='1';else A24<='1';else A25<='1';else A26<='1';else A27<='1';else A28<='1';else A29<='1';else A30<='1';else A30<='0';end if;
if singlecount>=“11110111”and A31<='0';end if;
end if;end if;end process P3;clkout<=clkin;end behave;
singlecount<=“11111110”then
A31<='1';else
+
五、心得体会
这次课程设计老师十三周布置任务，我是我所在小组的组长。那时通信原理的书还有好几章没怎么看，VHDL语言我自己又没选，所以一开始压力就很大。虽然十二周就已经把vhdl语言看了些，但quartus平台还是不熟悉。十三周期中考试，十四周从网上下了些fpga的开发教程，熟悉了quartus软件，熟悉了一些小的经典程序的编写。虽然做了这些前期准备，自己真正开始课程设计的时候还是遇到了不少的困难。通信原理的书上的原理基本理解，但把它运用到课程设计中去，还是有困难。譬如说pcm编码书上用的是逐次逼近法编码，但所使用的fpga器件的编程与这个有很大不同，显的更加简单。再如QDPSK调制，虽然基本原理和书上一样，但由于是FPGA器件，把载波相乘转化成了载波抽样。让我认识到理论到实践还有很长的路要走。当作做完课程设计回头看书，反而更加清晰了。学工科就是如此，实践往往能让自己理解的更深刻，前期的伦理理解也很重要，不然不知如何下手。编程是实在的，我一直有种畏惧感，因为实践的机会少，也没什么头绪，这次编程，通过团队的合作，通过资料的参考，反复的调试仿真，让我找到可编程的一种激情，虽然程序编的不是很好，还有很多毛病，但我了解的这个流程，我比以前更加喜欢编程，也有了努力地方向。编程看再多的程序不如自己编个小程序，这才是提高编程能力的方法，要有个小项目，要尽量自己写程序。团队成员的帮助也相当重要，能发现你不能发现的问题。总之，这次课程设计收获颇多。自己的编程能力亟待加强！
第二篇：通信原理数字频带传输系统课程设计
目 录
1技术要求..................................................................1 2基本原理..................................................................1 2.1 数字基带传输系统的组成..............................................1 2.2 基带传输的常用码型..................................................2 2.3 无码间串扰的基带传输特性............................................3 2.3.1 无码间串扰的条件...............................................3 2.3.2 余弦滚降特性...................................................3 2.4 眼图................................................................4 3 使用Matlab建立模型描述...................................................5 3.1 Simulink简介........................................................5 3.2 设计思路............................................................6 3.2.1 信源模块.......................................................6 3.2.2 收发滤波器和信道模块...........................................7 3.2.3 抽样判决模块...................................................9 3.2.4 误码率计算模块.................................................9 3.2.5 整体设计电路图................................................10 4 使用System View建立模型描述.............................................10 4.1 System View简介....................................................10 4.2 设计思路...........................................................11 5 模块功能分析.............................................................12 5.1 用Simulink设计系统.................................................12 5.2 用System View设计系统..............................................13 6 调试过程及结论...........................................................15 6.1 Simulink调试.......................................................15 6.1.1 Simulink调试结果..............................................15 6.1.2 Simulink调试结论..............................................17 6.2 System View调试....................................................17 6.2.1 System View调试结果...........................................17
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6.2.2 System View调试结论...........................................18 6.3 两种方案性能对比...................................................19 7 心得体会.................................................错误！未定义书签。8 参考文献.................................................................19
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数字基带通信系统的设计
1技术要求
设计一个数字基带传输系统，要求：（1）设计一个数字基带传输系统的结构；
（2）根据通信原理，设计出各个模块的参数（例如码速率，滤波器的截止频率等）；（3）用Matlab或SystemView 实现该数字基带通信系统；（4）观察仿真并进行波形分析；（5）系统的性能评价。
2基本原理
2.1 数字基带传输系统的组成
在数字传输系统中，其传输的对象通常是二进制数字信号，它可能是来自计算机、电传打字机或其它数字设备的各种数字脉冲，也可能是来自数字电话终端的脉冲编码调制（PCM）信号。这些二进制数字信号的频带范围通常从直流和低频开始，直到某一频率 m f，我们称这种信号为数字基带信号。在某些有线信道中，特别是在传输距离不太远的情况下，数字基带信号可以不经过调制和解调过程在信道中直接传送，这种不使用调制和解调设备而直接传输基带信号的通信系统，我们称它为基带传输系统。而在另外一些信道，特别是无线信道和光信道中，数字基带信号则必须经过调制过程，将信号频谱搬移到高频处才能在信道中传输，相应地，在接收端必须经过解调过程，才能恢复数字基带信号。我们把这种包括了调制和解调过程的传输系统称为数字载波传输系统。
系统基带波形被脉冲变换器变换成适应信道传输的码型后，就送入信道，一方面受到信道特性的影响，使信号产生畸变；另一方面信号被信道中的加性噪声所叠加，造成信号的随即畸变。因此，在接收端必须有一个接收滤波器，使噪声尽可能受到抑制，为了提高系统的可靠性，在安排一个有限整形器和抽样判决器组成的识别电路，进一步排除噪声干扰和提取有用信号。对于抽样判决，必须有同步信号提取电路。在基带传输中，主要采用位同步。同步信号的提取方式采用自同步方式（直接法）。同步系统性能的好坏将直接影
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响通信质量的好坏，甚至会影响通信能否正常进行。
数字基带传输系统主要由信道信号形成器、信道、接收滤波器和抽样判决器组成，其模型如图1所示。
图1 数字基带传输系统方框图
信道信号形成器：基带传输系统的输入是由终端设备或编码器产生的脉冲序列，它不一定适合直接在信道中传输。信道信号形成器的作用就是把原始基带信号变换成适合于信道传输的基带信号，这种变换主要是通过码型变换和波形变换来实现的，其目的是与信道匹配，便于传输，减小码间串扰，利于同步提取和抽样判决。
信道：允许基带信号通过的媒质。信道的传输特性通常不满足无失真传输条件，恒参信道如（明线、同轴电缆、对称电缆、光纤通道、无线电视距中继、卫星中继信道）对信号传输的影响主要是线形畸变；随参信道如（短波电离层反射、对流层散射信道等）对信号传输的影响主要有频率弥散现象（多径传播）、频率的选择性衰落。信道的线性噪声和加性噪声的影响。在通信系统的分析中，常常把噪声n(t)等效，集中在信道中引入。
接收滤波器：主要作用是滤除带外噪声，对信道特性均衡，使输出的基带波形有利于抽样判决。
抽样判决器：它是在传输特性不理想及噪声背景下，在由位定时脉冲控制的特殊点对接收滤波器的输出波形进行抽样判决，以恢复或再生基带信号。
自同步法的同步提取电路：有两部分组成，包括非线型变换处理电路和窄带滤波器或锁相环。非线型变换处理电路的作用是使接收信号或解调后的数字基带信号经过非线型变换处理电路后含有位同步分量或位同步信息。窄带滤波器或锁相环的作用是滤除噪声和其他频谱分量，提取纯净的位同步信号。
2.2 基带传输的常用码型
为了在传输信道中获得优良的传输特性，一般要将信码信号变化为适合于信道传输特性的传输码，即进行适当的码型变换。
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对传输码型的要求如下：
（1）传输信号的频谱中不应有直流分量，低频分量和高频分量也要小；（2）码型中应包含定时信息，有利于定时信息的提取，尽量减小定时抖动；（3）功率谱主瓣宽度窄，以节省传输频带；
（4）不受信息源统计特性的影响，即能适应于信息源的变化；
（5）具有内在检错能力，即码型应具有一定规律性，以便于利用这一规律性进行宏观监测；
（6）编译码简单，以降低通信延时和成本。
常用的码型有AMI码、HDB3码、曼彻斯特双相码、差分双相码、密勒码、CMI码等。2.3 无码间串扰的基带传输特性
所谓码间串扰是由于系统传输总特性（包括收、发滤波器和信道的特性）不理想，导致前后码元的波形畸变、展宽，并使前面波形出现很长的拖尾，蔓延到当前码元的抽样时刻上，从而对当前码元的判决造成干扰。
2.3.1 无码间串扰的条件
无码间串扰的时域条件为：h(t)的抽样值除了在t=0时不为零外，在其他所有的抽样点上均为零，就是不存在码间串扰。表达式如下：
h(kTs)
1k=0
h(kTs)0
k为其他整数
（1）
无码间串扰的频域条件为：
Heq(ω)∑H(ω2π i RB)常数
（2）
2.3.2 余弦滚降特性
升余弦滚降传输特性H(ω)可表示为
H()H0()H1()
（3）
H(ω)是对截止频率ωb的理想低通特性H0(ω)按H１(ω)的滚降特性进行“圆滑”得到的，H1(ω)对于ωb具有奇对称的幅度特性，其上、下截止角频率分别为ωb+ω
1、ωb-ω1。它的选取可根据需要选择，升余弦滚降传输特性H1(ω)采用余弦函数，此时H(ω)为
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升余弦滚降函数： htsinpi*T/Tbcos(2*pi*T/Tb)
（5）*2pi*T/Tb1(2*T/Tb)（4）
其中α为滚降系数。α值越大，h(t)的拖尾衰减越快，对定位精度要求越低。但是滚降系数使带宽增大，所以频带利用率低。
2.4 眼图
眼图是指利用实验的方法估计和改善（通过调整）传输系统性能时在示波器上观察到的一种图形。观察眼图的方法是：用一个示波器跨接在接收滤波器的输出端，然后调整示波器扫描周期，使示波器水平扫描周期与接收码元的周期同步，这时示波器屏幕上看到的图形像人的眼睛，故称为“眼图”。从“眼图”上可以观察出码间串扰和噪声的影响，从而估计系统优劣程度。另外也可以用此图形对接收滤波器的特性加以调整，以减小码间串扰和改善系统的传输性能。眼图的“眼睛”张开的大小反映着码间串扰的强弱。“眼睛”张的越大，且眼图越端正，表示码间串扰越小；反之表示码间串扰越大。当存在噪声时，噪声将叠加在信号上，观察到的眼图的线迹会变得模糊不清。若同时存在码间串扰，“眼睛”将张开得更小。与无码间串扰时的眼图相比，原来清晰端正的细线迹，变成了比较模糊的带状线，而且不很端正。噪声越大，线迹越宽，越模糊；码间串扰越大，眼图越不端正。眼图对于展示数字信号传输系统的性能提供了很多有用的信息：可以从中看出码间串扰的大小和噪声的强弱，有助于直观地了解码间串扰和噪声的影响，评价一个基带系统的性能优劣；可以指示接收滤波器的调整，以减小码间串扰。
眼图的一般描述如图2所示。
图2 眼图的一般描述
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对于该图可获得以下信息：
（1）最佳抽样时刻应在“眼睛”张开最大的时刻。
（2）对定时误差的灵敏度可由眼图斜边的斜率决定。斜率越大，对定时误差就越灵敏。
（3）在抽样时刻上，眼图上下两分支阴影区的垂直高度，表示最大信号畸变。（4）眼图中央的横轴位置应对应判决门限电平。
（5）在抽样时刻上，上下两分支离门限最近的一根线迹至门限的距离表示各相应电平的噪声容限，噪声瞬时值超过它就可能发生错误判决。
（6）对于利用信号过零点取平均来得到定时信息的接收系统，眼图倾斜分支与横轴相交的区域的大小，表示零点位置的变动范围，这个变动范围的大小对提取定时信息有重要的影响。使用Matlab建立模型描述
3.1 Simulink简介
Simulink是Matlab最重要的组件之一，它提供一个动态系统建模、仿真和综合分析的集成环境。在该环境中，无需大量书写程序，而只需要通过简单直观的鼠标操作，就可构造出复杂的系统。Simulink具有适应面广、结构和流程清晰及仿真精细、贴近实际、效率高、灵活等优点，并基于以上优点Simulink已被广泛应用于控制理论和数字信号处理的复杂仿真和设计。
Simulink是用于动态系统和嵌入式系统的多领域仿真和基于模型的设计工具。对各种时变系统，包括通讯、控制、信号处理、视频处理和图像处理系统，Simulink提供了交互式图形化环境和可定制模块库来对其进行设计、仿真、执行和测试。
Simulink模块库按功能进行分类，包括以下8类子库：Continuous（连续模块）、Discrete（离散模块）、Function&Tables（函数和平台模块）、Math（数学模块）、Nonlinear（非线性模块）、Signals&Systems（信号和系统模块）、Sinks（接收器模块）、Sources（输入源模块）。
启动Simulink只需在Matlab窗口中输入指令Simulink即可打开。
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3.2 设计思路
根据数字基带传输系统方框图，在设计时整个系统可分为信源模块、收发滤波器和信道模块、抽样判决输出模块、误码率计算模块这四个模块，下面介绍每个模块的设计思路。
3.2.1 信源模块
常见的基带信号波形有：单极性波形、双极性波形、单极性归零波形和双极性归零波形。双极性波形可用正负电平的脉冲分别表示二进制码“0”和“1”，故当“1”和“0”等概率出现时无直流分量，有利于在信道中传输，且在接收端恢复信号的判决电平为0，抗干扰能力较强。故单极性波形的极性单一，虽然易于用TTL，CMOS电路产生，但直流分量大，要求传输线路具有直流传输能力，不利于信道传输。归零信号的占空比小于1，即：电脉冲宽度小于码元宽度，每个有电脉冲在小于码元长度内总要回到零电平，这样的波形有利于同步脉冲的提取。
基于以上考虑，本次课程设计我采用的码型为曼彻斯特双相码，其编码规则为：将二进制码“1”编成“10”，将二进制码“0”编成“01”。在这里采用了二进制双极性码，则将“1”编成“+1-1”码，将“0”编成“-1+1”码。采用Simulink中的Bernoulli Binary Generator(不归零二进制码生成器)、Unipolar to Bipolar Converter(单极性向双极性转换器)、Pulse Generator(脉冲生成器)、Constant（常数源模块）、Add（加法器）、Product（乘法器）、Scope（示波器）构成曼彻斯特码生成电路。模块连接图如图3所示。
图3 信源模块连接图
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Bernoulli Binary Generator用于产生“1”和“0”的随机信号，经过Unipolar to Bipolar Converter变为双极性信号；Pulse Generator用于产生占空比为1/2的单极性归零脉冲（2020），经过Add加法器减一后成为双极性脉冲（+1-1+1-1）。两路双极性信号作为乘法器的输入，相乘后结果为：第1路不归零码的1码与第2路（+1-1）相乘得到（+1-1），第1路-1码与第2路（+1-1）相乘得到（-1+1）码，形成了曼彻斯特码。
该模块参数设置：原信号频率设置为1000Hz,抽样脉冲信号频率为2000Hz。因为由前面的原理可知在原信号的一个码元宽度对应抽样的两个码元宽度。具体参数设计如图4所示。Bernoulli Binary Generator设置（左），Pulse Generator设置（右）。
图4 参数设置1
3.2.2 收发滤波器和信道模块
本模块由发送滤波器、传输信道、接受滤波器组成。1）发送、接受滤波器的设计
基带系统设计的核心问题是滤波器的选取，为了使系统冲激响应h(t)拖尾收敛速度加快，减小抽样时刻偏差造成的码间干扰问题，要求发送滤波器应具有升余弦滚降特性；要得到最大输出信噪比，就要使接受滤波器特性与其输入信号的频谱满足共轭匹配式如下：
GR(w)GT(w)e^(jwt0)（6）
GT(w)（7）同时系统函数满足H(w)GT(w)GR(w)考虑在t0时刻取样，上述方程改写为：
GR(w)于是有：
GR(w)GT(w)[H(w)]*（8）
因此，在构造系统时收发滤波器均采用平方根升余弦滤波器。
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2）信道的设计
信道是允许基带信号通过的媒介，通常为有线信道。信道的传输特性通常不满足无失真传输条件，且含有加性噪声。因此本次系统设计采用高斯白噪声信道。
为了减小码间干扰，在最大输出信噪比时刻输出信号，减小噪声干扰，传输模块由Upsample（内插函数）、Discrete Filter（根升余弦发送滤波器）、AWGN Channel（高斯信道）、Discrete Filter（根升余弦接收滤波器）组成。
信号通过Upsample升采样在相同的采样时间内将频率变为原来的10倍，再依次通过发送滤波器、信道、接受滤波器传输信号。
整个模块的连接图如图5所示。
图5 收发滤波器和信道模块连接图
该模块参数设置：根升余弦滚降收、发滤波器的参数为rcosine(2,10,'fir/sqrt',0.5,10)；参数的含义为rcosine(Fd,Fs,type_flag,r,delay)，其中Fd/2为截止频率，fir/sqrt为均方根FIR滤波器，delay为延时时间。信道采用高斯信道，噪声大小为50dB，此数值为最佳噪声大小。具体参数设置如图6所示。左为滤波器参数，右为信道参数。
图6 参数设置2
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3.2.3 抽样判决模块
由于采用的为双极性码，所以抽样电平为“0”，抽样判决规则为：大于“0”判“1”，小于“0”判“-1”。
利用Pulse Generator（脉冲生成器）、Product（乘法器）、Relay（滞环比较器）、Triggered Subsystem（触发子系统）、Downsample（内插函数）构成抽样判决电路，并通过Pulse Generator（脉冲生成器）、Constant（常数）、Add（加法器）、Product（乘法器）对接收到的曼彻斯特码进行解码。整个抽样判决模块电路图如图7所示。
图7 抽样判决模块电路图
如图可知本模块的设计思路：将接收到的信号与脉冲信号相乘，相当于进行了采样，之后通过Relay比较器进行判决，大于“0”判“1”，小于“0”判“-1”；之后通过Triggered Subsystem（触发子系统）进行时机采集，每段时间内只采集一次，最后通过内插函数恢复到原来的频率上。此时得到的为曼彻斯特码，要得到原来的双极性码必须经过解码电路，即图中所示：按照曼彻斯特码的编写过程对其进行反变换，应为+1与-1本身极性相反所以逆变换的过程就是其编码的过程。
该模块参数设置：脉冲信号频率为20000Hz，因为采样点频率需要远大于信号频率；Delay判决门限电平为“0”，大于“0”判“+1”，小于“0”判“-1”。参数设置在此不再截图。
3.2.4 误码率计算模块
为了计算整个系统的性能，在最后加了一个误码率计算的模块，因为测试下来最后的解码相对于原码有一定的延迟，所以对原码加上一个延迟函数再对于解码做误码率的计
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算。模块电路图如图8所示。
图8 误码率计算模块
3.2.5 整体设计电路图
综合了以上的四个模块，并在相应的地方添加示波器以便于波形的观察，在接受滤波器后添加眼图来观察系统是否存在码间串扰和噪声，用以判别系统的整体性能。系统整体设计电路图如图9所示。
图9 系统整体设计电路图 使用System View建立模型描述
4.1 System View简介
System View 是一个用于现代工程与科学系统设计及仿真的动态系统分析平台。从滤
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波器设计、信号处理、完整通信系统的设计与仿真，直到一般的系统数学模型建立等各个领域，System View 在友好而且功能齐全的窗口环境下，为用户提供了一个精密的嵌入式分析工具。
利用System View，可以构造各种复杂的模拟、数字、数模混合系统和各种多速率系统，因此，它可用于各种线性或非线性控制系统的设计和仿真。用户在进行系统设计时，只需从System View配置的图标库中调出有关图标并进行参数设置，完成图标间的连线，然后运行仿真操作，最终以时域波形、眼图、功率谱等形式给出系统的仿真分析结果。
4.2 设计思路
System View整个系统框图较为简单，信号直接通过与随机噪声相加的信道，再通过巴特沃斯滤波器，再经过抽样判决输出。整个系统框图如图10所示。
图10 System View整个系统框图
参数设置如下：
Token0：Source――Noise/PN――Pn Seg（幅度1V，频率10HZ，电平数2，偏移0V，产生单极性不归零码，随机产生）
Token1：在专业库中选择Comm——Processors——P shape（Select pulse Shape＝ Rectangular，Time offset＝0，Width＝0.01s，产生矩形脉冲基带信号）
Token3：Source――Noise/PN――Gauss Noise（均值为0，均方差为0.1的高斯白噪声）Token4：Operator――Filters/systems――Liner Sys Filters（Analog，Butterworth，阶数5，截止频率10Hz）
Token5：Operator――Sample/Hold――Sample（Sample rate=10HZ，用于对滤波后的波 形进行抽样，抽样速率等于码元速率）
Token6：Operator――Sample/Hold――Hold（Hold Value=Last Sample，Gain＝1，对抽 样后的值延时一段时间，得到恢复后的数字基带信号）
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Token7：Operator——Logic——Compare（Select comparison：a>=b True Output=1V，False Output＝-1V，对抽样值进行判决比较，得到输出码元波形）
Token8：产生正弦信号，作为比较器的另一个比较输入（振幅＝0V，频率＝10Hz）这里采用的滤波器为巴特沃斯数字滤波器，其特性也具有尾部收敛速度较快的特点，只要设置相应的阶数和频率，就可以消除信道中的噪声和码间串扰，但依旧会有延时产生，但延时较小，可以忽略。在System View中依旧可以采用眼图来观察系统的性能设计是否满足传输条件。整个系统的设计思想跟Simulink基本一致，只是在System View中运用的较为直白，这里不再叙述。模块功能分析
5.1 用Simulink设计系统
模块的分类以及功能设计已在第3部分中加以说明，下面结合每部分的波形来对相应模块进行分析。
1）信源模块：调试点波形如图11所示。
图11 信源模块调试点波形
由波形可知该模块可产生曼彻斯特双相码。
2）收发滤波器和信道模块：本模块包含了两个滤波器和一个信道，为了展现个部分功能，共引入了4路信号波形，用来观察信号从发送到接收的整个状态，包括延时、波形转换，同时可以观察到滤波器和信道的性能是否满足设计要求。这四个信号波形分别为发送滤波器前的发送信号
1、经过发送滤波器的信号
2、经过信道的信号
3、经过接收滤波器的信号4。调试点波形如图12所示。
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图12 收发滤波器和信道模块调试点波形
通过各点波形可以看出发送接收滤波器相比较前一个波形均有延时，经过高斯信道后波形明显增加了噪声，有一些杂波，在经过接受滤波器后被消除。该模块大大减弱了信号传输过程中所会遇到的码间串扰和噪声问题的影响。这一性能可通过眼图观察出来。
3）抽样判决模块：将信道接收到的信号通过抽样判决输出，各点波形如图13所示。
图13 抽样判决模块调试点波形
通过各点的波形可以看出在接收到的信号经过判决门限判决后需要经过不止一次的分时分频，为了结果的更精确，需进行多次采集，最后可判决出正确的波形。
5.2 用System View设计系统
采用此种方法的中间点波形如图14所示。
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图14 System View各点调试波形图
通过各个调试点的波形可以看出其对应的功能，因为前面基本介绍，这里不再述说。通过波形可以发现，信号在通过巴特沃斯滤波器后产生了一些延时，这可能是由滤波器本身的特性而导致的。而通过采样后的波形可以看出明显的门限电平为“0”，可以判别出信号的原始码型。
武汉理工大学《通信原理》课程设计说明书 调试过程及结论
6.1 Simulink调试
6.1.1 Simulink调试结果
系统最终解码与原码波形如图15所示。
图15 最终调试波形1
在原码后添加一个10ms的延时函数器件，输出波形如图16所示。
图16 最终调试波形2
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用眼图来观察信道传输后的性能，在接收滤波器后添加眼图，视图如图17所示。
图17 眼图示意图
最后输出信号的频谱图如图18所示。
图18 输出信号频谱图
误码率的计算值如图19所示，此时高斯噪声的大小约为50dB。
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图19 误码率计算
6.1.2 Simulink调试结论
通过波形比较、眼图以及信号频谱图可以得出以下结论：
1）系统解码相对原码延时了10ms的时长，延时主要受两个升余弦滤波器的影响； 2）在信道传输信号后，眼图的眼睛张开较大，没有过零点失真，噪声也基本没有，说明信道模块设计性能基本满足要求；
3）系统的误码率为0.004498，在2001个码元中有9个错码，误码率很小但不为零，说明在解码的过程中受到了系统噪声的干扰，由于误码率较小，基本可认为达到了设计要求。
6.2 System View调试
6.2.1 System View调试结果
系统最后输出的解码与原码波形如图20所示。
图20 最终调试波形
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在滤波器后观察眼图，视图如图21所示。
图21 眼图示意图
输出信号频谱图如图22所示。
图22 输出信号频谱图
6.2.2 System View调试结论
通过波形和眼图，可以得出以下结论：
1）系统解码相对原码有延时，但时长很短，为10e-3级别，延时主要受巴特沃斯滤波器的影响；
2）通过对眼图的观察，可以发现眼图张开较大，但有少部分杂乱的线，说明存在噪声，但通过波形来看，几乎没有失真。
3）整个系统性能调节达到设计要求。
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6.3 两种方案性能对比
通过调试观察波形、眼图以及频谱图，对比两个方案的总体系统性能，可以发现，在Simulink中设计的系统性能较为良好，我认为原因在于滤波器的设计，在Simulink中采用的是升余弦滤波器，更有助于实现无码间串扰传输，巴特沃斯滤波器虽然尾部收敛也比较快，但是对于数字基带传输的性能不如升余弦滤波器。参考文献
[1] 樊昌信，曹丽娜.《通信原理（第6版）》.北京：国防工业出版社，2008.[2] 陈星，刘斌.SystemView通信原理实验指导.北京航空航天大学电子工程系内部讲义，1997.
第三篇：广播电台传输覆盖系统设计
广播电台传输覆盖系统设计
一.概述
合理的构建广播电台信号的传输和覆盖网络，可最大限度的发挥广播电台的技术优势，作为地市级广播电台其经济状况、地理位置、人口分布、行业规定等情况在一定的条件下决定了当地广播系统的发展步伐及传输覆盖的形式，卫星覆盖的方式目前对于市级广播电台来讲，在播出覆盖成本、经济效益、技术等方面都不太实际，短时间内难以应用。互联网网上广播覆盖目前处于发展阶段，随着经济的发展和数字技术在广播系统的应用，可逐步实现地市级电台的网上广播，但不可能在短时间替代传统的广播节目接收手段，只能是传统广播在网络世界的延伸和补充。因此地市级电台利用中波、调频进行无线发射覆盖是目前的主要覆盖方式，利用有线电视网络传输广播电台信号是目前的主要传输方式。1.覆盖结构
地市级电台的覆盖按行政区域和人口分布情况可分为三个覆盖层面，即城市覆盖、城镇覆盖和乡村覆盖。城市覆盖应采用无线发射、有线电视分配网络辐射的形式，同时在公交车等小范围场所设立固定接收，城镇覆盖除采用上述形式以外，再在城镇乡村设立固定接收设施覆盖。村级以传输发展有线广播为主、有线用户发射（辐射）为辅的方式覆盖。2.发展要求（1）系统数字化：在节目的查询、采集、编排、审听、调用等方面实现节目数字化录制，数字化编辑，数字化存储和数字化音频节目资源共享等自动化功能，并逐步向实现广播全系统的数字化。
（2）播出自动化：在播出、管理等方面通过采用数字音频工作站系统，可极大的提高播出系统的安全可靠性和技术指标，不断加快广播电台的数字化进程。
（3）传输网络化：建立计算机局域网络互联互通系统，实现广播电台内部信息、数据的交互和节目资源的共享，在信号的外部传送方面，充分利用有线电视网络实现音频传输和射频传输。
（4）发射固态化：逐步更新原有的电子管发射机，采用全固态发射机。可大幅度提高发射设备的技术指标和系统稳定性并可同时降低发射成本。
二.信号传输系统 1.音频信号传输途径
（1）送到调频发射机房实现电台信号在市区的调频中心发射。
（2）送到微波机房经微波发射机传输到150公里外的兴隆县雾灵山上，实现电台信号的大功率调频覆盖发射。
（3）经光缆传输到3公里外的市网络公司有线电视前端机房后，分为两路：一路送入市区有线广播电视网实现电台信号的市区有线辐（发）射；另一路传输到各个县区的有线电视前端机房实现电台信号的县域网有线辐（发）射。同时，又为分布在各个县区的小功率调频发射机提供信号源，实现小功率调频覆盖发射。（4）经光缆传输到1.2公里外的中波台机房实现电台信号在市区的调幅（中波）中心发射。
（5）送到音频采集系统为今后实施互联网网上广播提供信号源。2.有线网络传输与覆盖
各县区目前已全部实现光纤联网，可在此基础上充分利用现有的传输系统实施广播电台信号的传输和覆盖。
（1）市区部分：将送入到市网络公司前端机房的音频信号，经调制后进入市区有线电视网完成对市区广播信号的调频有线覆盖。另外，可设立独立频道（频率），为宾馆、饭店、车站提供背景音乐及适时语音广播。
（2）县城部分：送入市网络公司前端机房的信号在调制之前经市县SDH传输网络传送到各县区的有线电视前端机房后分成两路，一路送入县级有线电视网络实现对县、乡（镇）的调频有线覆盖；另一路送入建在每个县城的调频发射机实现对该县城的调频无线覆盖。
（3）乡村部分：利用有线电视网络采用有线广播和有线电视共缆传送的模式实现县、乡、村的广播覆盖，具体是采用不同的频点，通过光纤或同轴网将调频信号送到各村调频音箱,实现终端调频自动接收多点扩音直接进行音频广播。
三．大功率调频调幅多频发射
无线发射系统以中波、调频为主要方式，市区采用多频调频、调幅混合发射覆盖，县级和乡镇采用调频同频发射。1.调幅（中波）发射 由建在海拔385米的沙子梁中波发射台完成承德电台两套节目在承德市区的中波覆盖。
第一套节目发射频率：1584KHz；发射机功率：1Kw；发射天线高度：90米。
第二套节目发射频率：900KHz；发射机功率：1Kw；发射天线高度：76米。
2.大功率调频发射
（1）由建在海拔355米的承德市佟山调频发射台完成承德电台两套节目在承德市区的调频覆盖。
第一套节目发射频率：89.1MHz；发射机功率：3Kw；发射天线高度：186米。
第二套节目发射频率：97.6MHz；发射机功率：1Kw；发射天线高度：186米。
覆盖区域：6400平方公里。覆盖半径：40公里。覆盖人口：约60万人。
（2）由建在海拔2118米的兴隆县雾灵山上的调频发射台完成承德电台第一套节目在承德周边区域的覆盖。
发射频率：93.8MHz发射机、发射机功率：5Kw、发射天线高度：60米。
覆盖区域：57000平方公里。覆盖半径：120公里，覆盖人口：约350万人。3.技术要求（1）每个调频发射频率要遵守频率制约关系。
（2）在中波、调频覆盖的中心区域（900平方公里市区）其中波场强要达到80dB以上、调频场强要达到65dB以上。
（3）系统技术指标全部要达到甲级。
四.结束语
广播电台的无线、有线、卫星和互联网四种传输覆盖形式，以传统的方式、发展的技术、未来的趋势从各自的特点充分发挥优势实现着传输和覆盖，作为地市级广播电台，要实现信号的广域传输和系统的覆盖，必须是传送与发射、有线与无线、多频与同频、调频与调幅互补相依的共同行为，用中波、调频进行无线发射覆盖仍然是目前主要的受众渠道,今后广播无线发射覆盖、有线传输覆盖和网络交互覆盖取长补短、相互促进是广播电台的发展方向,广播与互联网相结合、广播的无线和有线相互补充是未来广播技术发展的必然趋势,广播节目从采编播出到发射覆盖的全系统数字化将是广播电台的主要技术形式和技术目标。
第四篇：网络传输系统设计论文
1网络结构设计
1.1网络结构总体方案
网络结构是整个系统的基础，网络结构的设计直接关系到整个网络的传输质量、业务拓展及运营服务质量。目前，网络结构的设计已从电缆向光纤，从模拟向数字化、宽带化、智能化趋势发展。网络拓扑结构主要分星形网、树形网及环形网，一个网络一般由多种网络结构组合而成，为达到较高的可靠性拟采用环形+星型网络拓扑结构，在主干段以及配线段用光传输系统实现光纤到楼，再建同轴电缆和双绞线重叠网作为用户引入。重叠网在光信号通路上通过共缆分纤方式将电视与数据业务物理分开形成以CATV为基础的重叠式综合业务网络。整个网络拓扑图如图1所示，具体方案为：在小区综合楼内设置一分前端，并入会泽县城域骨干环网，具有自愈传输功能；从分前端到各个光节点采用一级星形结构，尽量延伸光传输距离，使光信号几乎送至用户；从光节点至用户电缆（同轴电缆或双绞线）采用星形无源结构，传输距离不超过100m，最大限度保证信号传输质量。
1.2分前端机房的设置
因要接入城区自愈环中，故机房应配备具有二选一光接收并且具有自动切换功能的光接收机和支持冗余环网拓扑结构的数据传输设备，从而实现来自顺方向及逆方向上信号的冗余。环网光缆采用48芯光缆，以满足今后多业务需求。根据实地情况，机房设于小区中较集中的综合楼内，同时考虑到今后这一区域的发展，在路口设一交接箱，以满足今后小区处用户的接入。
2分配光缆网路由规划
（1）光网络结构：如前所述，分前端后采用一级星形光网络拓扑结构。
（2）光节点芯数：考虑到下一步互动电视及今后其它数据业务的开展，每个光节点设计8芯（一芯下行、一芯上行、两芯数据、四芯备用）。
（3）光节点数：依据一步到位、分步实施、逐步发展的方针，同时根据小区实际情况，为满足星形无源电缆网的要求，尽可能延长光网络范围，以达到高质量传输、易维护的标准，小区内共设光节点38个。
（4）由于全部光缆为地沟敷设，且距离相对较短，考虑到降低施工难度，同时又能达到最高的网络传输标准，所有光节点均用8芯光缆直接铺设至机房。根据以上标准，绘制路由图如。
3CATV系统设计
网络整体结构确定之后，就可以对CATV及相应的数据业务系统进行设计。目前虽然新产品层出不穷，但对于HFC网络来说，网络结构确定之后对CATV系统的设计变得较为容易。
（1）光系统波长：环网节点仍采用以前的1550nm系统主用、1310nm系统备用的方案，分前端之后的分配光网络由于传输距离较短，故采用1310nm系统，具有很大的灵活性。
（2）由于分配光网络采用一级星形结构，故光发射机及分路器在分前端集中分配。
（3）计算出各光节点链路参数，确定所需光发射机参数，每个光节点接收机的输入光功率按-2dB计算，计算过程略。
（4）绘制出光系统分配图。
（5）光机以下的同轴电缆分配网由于采用无源星形入户设计，光机信号经分支分配器后直接至用户，经实地勘察最大传输距离不超过80m，故此部分网络较为简单，同时最大限度地保证了用户端的信号指标（同轴电缆分配图略）。
4数据传输系统设计
小区数据传输系统的设计必须依托于现有的城域骨干网。目前我县城域骨干网是由MSTP系统为切入，以CiscoCatalyst3750M为核心，旁挂BAS做认证设备，采用星形结构联至分前端各汇聚节点CiscoCatalyst3560上的网络构架。同样的，把小区分前端作为一汇聚节点，由于汇聚层不采用环路结构，故用CiscoCatalyst3560直接联至中心机房CiscoCatalyst3750M即可。通过开启CAT3750M的MPLSVPN功能即可满足汇聚层下集团用户对虚拟专用网的需求，同时用BAS实现对个人用户的认证工作。对接入层来说，根据上述网络设计结构，小区内共设38个星形接入点，如果接入点用户有MPLSVPN需求的，要求接入设备必须支持路由功能，否则的话直接采用普通接入交换机，来实现对个人用户的网络接入。数据传输系统结构设计。
5结束语
小区网络虽然是城市中的一个部分，但对传输系统的设计同样是一个系统工程，特别是对于规模较大的小区来说，更是要求设计者对整个网络的方方面面有所把握。对于基层技术人员来说，必须掌握一些基本的设计理念，同时通过大量的实践和经验积累来完善设计思路，再结合实际情况，才能做出最合理的设计方案。以上设计仅仅是以烟厂小区为例，根据平常工作经验，简单阐述网络传输平台中一些主要环节的设计方法，而对于其他很多环节如供电系统的设计、防雷与接地系统的设计等这里就不再赘述。
第五篇：基于FPGA的CDMA数字基带系统设计
摘 要
随着现代通信技术的发展，特别是移动通信技术的高速发展，CDMA技术越来越被人们所关注。而基于FPGA的CDMA数字基带系统正是一种新兴的具有很大可行性的技术。本文给出了CDMA数字基带收发系统的设计方案，并以Xilinx ISE 8.1为硬件开发平台,利用FPGA实现了4路信息信号的扩频、编码调制和解扩、解调、验证了初始方案的可行性。运用VHDL语言,实现对CDMA通讯系统的上行链路数字部分进行设计，对有关模块的编译，编译通过后的结果，以及使用Xilinx系列芯片通过仿真得到波形，证明了整个系统原理和设计提出的正确性。关键词：CDMA；数字基带；FPGA；Xilinx
目录
1.课程设计目的...............................................................................................................1 2.软、硬件环境介绍.....................................................................................................1 4.CDMA基带传输系统简介..........................................................................................2 5.CDMA基带系统设计....................................................................................................2
5.1 系统设计平台...............................................................................................................2 5.2 CDMA系统设计原理......................................................................................................2
6.系统总体设计...........................................3
6.1 CDMA的整体设计框图..................................................................................................3 6.2 利用VHDL语言编程实现的分频电路模块.................................................................4
7.本系统完成的功能.......................................4
7.1 Walsh码发生器............................................................................................................4 7.1.1 生成Walsh码调制（地址编码）的模块图...........................................................5 7.2 PN码、信息码发生器..................................................................................................5 7.2.1 生成PN扩频的模块图.............................................................................................5 7.3 调制与解调...................................................................................................................6
8.程序代码..............................................7
8.1 分频器模块...................................................................................................................7 8.2 PSK模块........................................................................................................................7 8.3串并转换模块................................................................................................................8
9.仿真调试与结果.........................................9 10.设计心得体会.........................................11 11.参考文献.............................................12
1.课程设计目的
《应用电子技术综合实训》是电子信息工程专业技术教育的重要实践教学环 节，对学生掌握基本理论、运用基本知识、训练基本技能和达到技术教育培养目标的要求有着十分重要的意义和作用。通过对具体应用电子电路的设计和开发过程的练习，加深学生对基础理论的理解，掌握设计电路、开发电路和实现电路的能力，能熟练应用开发软件。培养学生独立思考、解决实际工程问题的能力，为专业理论知识的学习和专业技能训练打好坚实的基础。
2.软、硬件环境介绍
1.软件环境：Windows XP操作系统、Xilinx ISE8.1 EDA集成开发环境； 2.硬件环境：个人计算机一台
3.Xilinx ISE8.1 EDA集成开发环境介绍：
ISE的全称为Integrated Software Environment，即“集成软件环境”，是Xilinx公司的硬件设计工具。相对容易使用的、首屈一指的PLD设计环境。ISE将先进的技术与灵活性、易使用性的图形界面结合在一起，能在最短的时间，以最少的努力，达到最佳的硬件设计。
Xilinx公司的ISE开发设计软件的工程设计流程，具体分为五个步骤：即输入（Design Entry）、综合（Synthesis）、实现(Implementation)、验证（Verification）、下载（Download）。4.Xilinx公司介绍：
Xilinx(赛灵思)是全球领先的可编程逻辑完整解决方案的供应商。Xilinx研发、制造并销售范围广泛的高级集成电路、软件设计工具以及作为预定义系统级功能的IP（Intellectual Property）核。客户使用Xilinx及其合作伙伴的自动化软件工具和IP核对器件进行编程，从而完成特定的逻辑操作。Xilinx公司成立于 1984年，Xilinx首创了现场可编程逻辑阵列（FPGA）这一创新性的技术，并于1985年首次推出商业化产品。眼下Xilinx满足了全世界对 FPGA产品一半以上的需求。Xilinx产品线还包括复杂可编程逻辑器件（CPLD）。在某些控制应用方面CPLD通常比FPGA速度快，但其提供的逻辑资源较少。Xilinx可编程逻辑解决方案缩短了电子设备制造商开发产品的时间并加快了产品面市的速度，从而减小 了制造商的风险。与采用传统方法如固定逻辑门阵列相比，利用Xilinx可编程器件，客户可以更快地设计和验证他们的电路。而且，由于Xilinx器件是只需要进行编程的标准部件，客户不需要象采用固定逻辑芯片时那样等待样品或者付出巨额成本。Xilinx产品已经被广泛应用于从无线电话基站到DVD播放机的数字电子应用技术中。
4.CDMA基带传输系统简介
CDMA（Code Division Multiple Access）是在数字通信技术的分支扩频通信的基础上发展起来的一项技术。它主要用于利用相互正交（或者尽可能正交）的不同编码分配给不同用户调制信号，实现多用户同时使用同一频率接入系统和网络的通信。本文针对 CDMA 码分多址技术设计1个4路用户传输系统 , 省去了载波调制部分 , 把 CDMA扩频系统中传输的信号简化为数字基带信号 , 并做出一个与之相应的扩频编码调制收发系统，系统采用Walsh 函数正交码作为地址码调制原数据信号 , 选用m序列作为扩频的伪随机码。
5.CDMA基带系统设计
5.1 系统设计平台
开发工具软件采用Xilinx公 司 的 EDA 工 具Xilinx ISE。利用 ISE中提供的编程语言设计方法和图形设计方法实现系统各部分的功能。
5.2 CDMA系统设计原理
CDMA技术基于扩频通信的基本原理，将要传送的具有一定信号带宽的信息数据，用一个带宽远大于信号带宽的高速伪随机编码信号去调制它，使原信息数据信号的带宽被大大扩频，再经载波调制后发射出去。接收端则使用完全相同的伪随机码，与接收的带宽信号做相关处
理，把宽带信号变换成信息数据的窄带信号（解扩）实现数据通信。这种扩频通信的明显特点是采用编码调制、频谱扩频和相关处理技术。使用扩频编码调 制易于保密也可供多用户使用。另外，对信息数据的频谱扩展，使功率谱密度明显降低，既不容易被别人发现又不容易干扰别人。CDMA通信多址干扰的大小决定于扩频编码间的互相关值，如果该值非常小乃至可以忽略，那么接收调解输出结果就只有原数据信号和噪声。所以CDMA可在同一载波频率上同时传送多个用户的信息、数据、实现多址通信。编码之间的互相关值越小，多址通信用户就越多。
6.系统总体设计
6.1 CDMA的整体设计框图
整体框图如图 1 所示。
说明：图 1 中“→”表示信号是1路, “→”表示信号是 4路。触发时钟 : 该收发系统受同步时钟控制，在全局时钟的基础上进行分频，详见表1。
表 1 触发时钟分频
图1 CDMA基带收发系统概念框图 6.2 利用VHDL语言编程实现的分频电路模块
图2.实现的多分频模块图
7.本系统完成的功能
本收发系统主要由调制器和解调器两部分组成。它们完成的功能如下：（a）调制器：内嵌于编码器中的信息信号发生器产生的 4 路输入信号，经 Walsh 调制、PN 扩频、基带求和与并串变换成为 1 路信号，完成调制。
（b）解调器：接收端将收到的 1 路信号首先进行串并变换，在取得同步的基础上进行 PN 解扩和 Walsh 解调，恢复出 4 路输入信息。
7.1 Walsh码发生器
Walsh函数是一种非正弦的完备正交函数集。由于它采用的是数字系统，比较适合于用来表达和处理数字信号。考虑到是数字基带系统 , 本系统采用的 Walsh 码组应为：
W1={1,1,1,1};W2={1,0,1,0};W3={1,1,0,0};W4={1,0,0,1}。
该发生器利用 ISE 编程实现较简单，在 Walsh码时钟（全局时钟的 24 分频）的控制下，每出现一次时钟跳变事件，输出端以4为周期依次输出1111,1010,1100和1001的码序列。
沃尔什(Walsh)码是正交码，经常被用作码分多址系统的地址码，Walsh码产生模块作为扩频传输的地址码，并且具有检测使用中的两路Walsh码是否正交 的功能。本设计中使用Walsh，存储在发射端数据寄存器中，扩频过程中根据 Walsh码的地址控制信号。抽取两路 Walsh 码分别对两路消息码进行扩频。接收端截获串行的数字信息流后，从接收端的数据寄存器中取出 Walsh 码对接收信号进行解扩。Walsh 码电路的设计思路运用了译码的原理来实现。
7.1.1 生成Walsh码调制（地址编码）的模块图
Walsh 码调制所生成的模块图为图3所示。
图3 Walsh码调制模块图
Walsh 码调制的仿真图为图 4所示。
图4 Walsh码调制仿真结果图
7.2 PN码、信息码发生器
利用7个D触发器相互级联实现周期为 127 的 PN 序列。具体构成依据 m 序列特征多项式 , 由 ISE提供图形设计方法实现。PN 码时钟为全局时钟的 3 分频。信息码的产生则只需在信息码时钟的控制下 , 从同样的级联中引出 4 路信号作为信息码 , 信息码时钟为全局时钟的 96 分频。
7.2.1 生成PN扩频的模块图
由 PN 扩频所生成的模块图为图5所示。
图5 PN 扩频所生成的模块图
7.3 调制与解调
在数字基带系统中,Walsh 码调制可以简单地用同或门来实现,而PN扩频则可通过简单的异或门实现。在实现 Walsh 码解调与解扩时 ,PN 解扩只需在接收端加 1 异或门。下面着重介绍一下 Wlash 码解调的方法———相关检测。
相关检测原理举例解释(见表 2)。
表2相关原理检测举例解释
Walsh调制码即原信息码与Walsh 码同或 , 所得 4 路码统计所得 1 的个数并转化成相应 3 比特并行码 , 例如表中 Walsh编码的第 1 列转化为010,第2列为100。在接收端则根据传递来的接收信息逐路进行相关检测。相关检测 规则列于表 3 中。
表3 相关检测规则 8.程序代码
8.1 分频器模块
module clk_div(clk_in,rst_n,clk_out);parameter cnt_top=10;clk_in/clk_out=cnt_top； parameter width=4;parameter duty=50;input clk_in;input rst_n;output clk_out;reg clk_out;reg [width-1:0]cnt;always@(posedge clk_in or negedge rst_n)begin if(!rst_n)cnt<=0;else if(cnt==(cnt_top-1))cnt<=0;else cnt<=cnt+1'b1;end always@(posedge clk_in or negedge rst_n)begin if(!rst_n)clk_out<=0;else if(cnt<(cnt_top*duty)/100)clk_out<=1;else clk_out<=0;end endmodule 8.2 PSK模块
module pskmod(clk,rst,seq,in,out);input clk,rst,seq;input [7:0] in;output [7:0] out;reg [7:0] out;always @(posedge clk or negedge rst)begin if(!rst)out=0;else begin if(seq)out=in;else out=~in;end end endmodule 8.3串并转换模块
module ser2par2(clk,rst,in,out,flag);//serial to parallel input clk,rst;input in;output flag;output [3:0]out;reg [3:0]out;reg [1:0]cnt;reg flag;always @(posedge clk or negedge rst)begin if(!rst)begin out=0;end else begin case(cnt)2'b00:out[0]=in;2'b01:out[1]=in;2'b10:out[2]=in;2'b11:out[3]=in;default:out[0]=in;endcase end end always @(posedge clk or negedge rst)begin if(!rst)flag=0;else begin cnt=cnt+1;if(cnt==2'b11)flag=1;else flag=0;end end endmodule 9.仿真调试与结果
点击processes框下的modelsim simulator中Simulation Behavioral Model，调用Modelsim对模块进行仿真。（注，同一时刻仅能有一个modelsim打开）。双击后调用modelsim，在弹出的modelsim界面中，已有部分仿真结果，如图6所示。
图6 软件仿真界面
在transcript框中输入“restart”，在弹出的对话框中选ok。各端口信号 清空，如图7所示。
图7 清空端口信号 在transcript框中输入命令，run 10us。仿真运行10us。查看仿真功能。验证程序设计正确性。由于数字信号不易查看输出信号的变化，因而可在输出波形窗口对应信号上单击右键，选择format->analog(automatic), 得到模拟信号波形进行观察，如图8所示。
图8 波形仿真结果
10.设计心得体会
通过这次课程设计，我深刻的体会到企业局域网建设是一项涉及面广、技术复杂、周期比较长的系统工程。它既是建设一个集计算机网络与各类信息的搜集、传递、处理、加工为一体的信息枢纽中心，又是一项为企业的生产、经营、产品开发及领导决策服务的综合工程。设计一个好的局域网需要有清晰的思维和整体布局的能力，总体说来还是一个比较难的工作。
在这次课程设计过程中，通过查找相关书籍和相关资料，也使得自己增长了不少知识。从这次课设我充分认识到自己相关网络知识的缺乏，虽然也用了很长时间但设计方案还是缺乏一定的可行性。在这次课程设计过程中我也认真阅读了相关书籍，对局域网有了一定的了解，所以说这次课设我还是收获不小。11.参考文献
[1]李栋.多进制扩频系统的关键技术的研究[D]．西安：西安电子科技大学出版社，2001.[2]胡兵．自适应阵在码分多址（CDMA）中的应用[D]．西安 ：西北工业大学，2001.[3] 李畅怡．基于扩展频谱和CDMA的数字视频移动通信研究[D]．长沙 ：湖南大学，2001.[4] 常娥.突发性扩频信号的同步技术研究[D].大连 ：大连理工大学，2003.[6] R.C.Dixon, Spread Spectrum Systems[M].New York: John Wiley & Sons, 1976.[5] 邬民莺.IS-95 CDMA 前向链路的研究与仿真[D]．大连 ：大连海事大学出版社 , 2003.
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