第一篇：FPGA抢答器设计报告
Vb开办上海电力学院
课程设计报告
信息工程系
抢答器设计报告
一、设计目的：
本课程的授课对象是电子科学与技术专业本科生，是电子类专业的一门重要的实践课程，是理论与实践相结合的重要环节。
本课程有助于培养学生的数字电路设计方法、掌握模块划分、工程设计思想与电路调试能力，为以后从事各种电路设计、制作与调试工作打下坚实的基础
二、实验器材和工具软件：
PC机一台、QuartusII软件、DE2板。
三、设计内容：
(1)抢答器可容纳四组12位选手，每组设置三个抢答按钮供选手使
用。
(2)电路具有第一抢答信号的鉴别和锁存功能。在主持人将系统复位并发出抢答指令后，蜂鸣器提示抢答开始，时显示器显示初始时间并开始倒计时，若参赛选手按抢答按钮，则该组指示灯亮并用组别显示器显示选手的组别，同时蜂鸣器发出“嘀嘟”的双音频声。此时，电路具备自锁功能，使其它抢答按钮不起作用。
(3)如果无人抢答，计时器倒计时到零，蜂鸣器有抢答失败提示，主持人可以按复位键，开始新一轮的抢答。
(4)设置犯规功能。选手在主持人按开始键之前抢答，则认为犯规，犯规指示灯亮和显示出犯规组号，且蜂鸣器报警，主持人可以终止抢答执行相应惩罚。
(5)抢答器设置抢答时间选择功能。为适应多种抢答需要，系统设有10秒、15秒、20秒和3O秒四种抢答时间选择功能。
四、设计具体步骤：
首先把系统划分为组别判断电路模块groupslct，犯规判别与抢答信号判别电路模块fgqd，分频电路模块fpq1，倒计时控制电路模块djs，显示时间译码电路模块num_7seg模块，组别显示模块showgroup模块这六个模块，各模块设计完成后，用电路原理图方法将各模块连接构成系统。
各模块功能及代码：
1、组别判别模块
（1）功能：可容纳四组12位选手，每组设置三个抢答按钮供选手使用。若参赛选手按抢答按钮，则输出选手的组别。此时，电路具
signal rst : std_logic;begin
h<=“0000” when(a=“000” and b=“000” and c=“000” and d=“000”)else
“0001” when(a/=“000” and b=“000” and c=“000” and d=“000”)else
“0010” when(a=“000” and b/=“000” and c=“000” and d=“000”)else
“0100” when(a=“000” and b=“000” and c/=“000” and d=“000”)else
“1000” when(a=“000” and b=“000” and c=“000” and d/=“000”)else
“0000”;process
begin
wait on clock until rising_edge(clock);
if clr='1' then
rst<='1';
g<=“0000”;
end if;
if h/=“0000” then
if rst='1' then
g<=h;
rst<='0';
end if;
end if;
end process;
end behave_groupslct;
2、犯规判别与抢答信号判别模块
（1）功能：若参赛选手在主持人按开始键之后按抢答按钮，则使该组指示灯亮并输出选手的组别，同时蜂鸣器发出响声。
选手在主持人按开始键之前抢答，则认为犯规，犯规指示灯亮并输出犯规组号，且蜂鸣器报警。
（2）原理：c[3..0]接组别判别模块的g[3..0]，即此时c为按键组别的信息。go接主持人的“开始”按键。由于无论是在正常情况还是犯规情况下按下按键，都必须显示按键的组别且蜂鸣器响，所以将c的值给hex以输出按键组别，且在有按键按下（c/=“0000”）时输出fm为‘1’，否则为‘0’。若在开始之前有按键按下时，即go='0'且c/=“0000”，输出ledfg为‘1’，否则为‘0’。若在开始之后有按键按下，将c的值给led，使该组指示灯亮，开始之前led输出“0000”。
（3）程序代码：
library ieee;
use ieee.std_logic_1164.all;
entity fgqd is port（c:in std_logic_vector(3 downto 0);
go:in std_logic;
hex:out std_logic_vector(3 downto 0);
led:out std_logic_vector(3 downto 0);
ledfg,fm:out std_logic);
end fgqd;
architecture behave_fgqd of fgqd is begin);end djs;
architecture behave_djs of djs is begin
process(clock,aclr,s)
begin
if(aclr='1')then
if(s=“00”)then
q<=“01010”;
elsif(s=“01”)then
q<=“01111”;
elsif(s=“10”)then
q<=“10100”;
else
q<=“11110”;
end if;
else
if rising_edge(clock)then
if en='1' then
q<=q-1;
if(q=“00000” and grpsl=“0000”)then
time0<='1';
else
time0<='0';
end if;
end if;
end if;
end if;
end process;end behave_djs;
4、分频器模块
（1）功能：实现50MHz—1Hz的分频，为倒计时模块提供时钟。
（2）程序代码
library ieee;
use ieee.std_logic_1164.all;
entity fpq1 is port（clkin :in std_logic;
clkout:out std_logic);end fpq1;
architecture behave_fpq1 of fpq1 is constant N: Integer:=24999999;signal Counter:Integer RANGE 0 TO N;signal Clk: Std_Logic;begin
process(clkin)
begin
if rising_edge(clkin)then--每计到N个（0~n-1）上升沿，输出信号翻转一次
if Counter=N then
Counter<=0;
Clk<=NOT Clk;
else
Counter<= Counter+1;
end if;
end if;
end process;clkout<= Clk;end behave_fpq1;
5、时间显示译码器
（1）功能：将时间信息在7段数码管上显示。
（2）程序代码
library ieee;
use ieee.std_logic_1164.all;
entity num_7seg is port（c:in std_logic_vector(4 downto 0);
hex:out std_logic_vector(13 downto 0));
end num_7seg;
architecture behave_num_7seg of num_7seg is begin
with c(4 downto 0)select
hex<= “10000001000000” when “00000” ,--“0”
“10000001111001” when “00001” ,--“1”
“10000000100100” when “00010” ,--“2”
“10000000110000” when “00011” ,--“3”
“10000000011001” when “00100” ,--“4”
“10000000010010” when “00101” ,--“5”
“10000000000010” when “00110” ,--“6”
“10000001111000” when “00111” ,--“7”
“10000000000000” when “01000” ,--“8”
“10000000010000” when “01001” ,--“9”
“11110011000000” when “01010” ,--“10”
“11110011111001” when “01011” ,--“11”
“11110010100100” when “01100” ,--“12”
“11110010110000” when “01101” ,--“13”
“11110010011001” when “01110” ,--“14”
“11110010010010” when “01111” ,--“15”
“11110010000010” when “10000” ,--“16”
“11110011111000” when “10001” ,--“17”
“11110010000000” when “10010” ,--“18”
“11110010010000” when “10011” ,--“19”
“01001001000000” when “10100” ,--“20”
“01001001111001” when “10101” ,--“21”
“01001000100100” when “10110” ,--“22”
“01001000110000” when “10111” ,--“23”
“01001000011001” when “11000” ,--“24”
“01001000010010” when “11001” ,--“25”
“01001000000010” when “11010” ,--“26”
“01001001111000” when “11011” ,--“27”
来。然后就是将选出的组别锁存。将按下按键的组别赋给一内部信号“h”（没有按键按下时h=“0000”），当复位键按下时（clr=‘1’）输出g=“0000”并且将另一内部信号rst置1。当复位后（rst=‘1’）有按键按下时将h的值给输出信号g，并且将标志信号rst清零。这样就实现最快按键组别锁存功能。
六、心得体会
通过此次设计，我掌握了数字电路的设计方法，尤其是模块划分、工程设计思想与电路调试能力，都有了一定的提高。为以后从事各种电路设计、制作与调试工作打下坚实的基础。
第二篇：基于fpga的四路抢答器课程设计报告
一、课题设计的基础和实验条件
1．工作基础
（1）数字电路，模拟电路的学习；对所需使用的芯片管脚及
功能的了解；掌握了基本的数字电路设计流程。
（2）学会使用MAX+PLUS 软件设计数字电路；
了解EDA实验开发系统。
2．实验条件
（1）提供有目标芯片：FPGA-型号EP7128SLC84-15的实验开发系统、数码显示器、二极管、三极管、钮子开关；
（2）电路设计器件：
AND4、NOT、D触发器等
二、设计目标
1.4人抢答器（四名选手分别为：R1，R2，R3，R4）；
2.主持人启动及复位开关HT;
3.七段显示码显示选手的编号；
4.抢答器具有“互锁”功能； 三 设计电路图及仿真
该设计属于较为复杂的中小规模数字系统设计，按照系统的功能要求和自顶向下的层次化设计思想，该抢答器可以分为三个模块，他们分别为：抢答器控制模块——IN，该模块用于控制选手及主持人的动作；编码模块——qiwei，用于将选手的编号编码以便用数码管显示输出；
（1）抢答器控制模块IN的设计：
该模块在任意一位选手首先按下抢答键后，其输出高电平给D锁存器，并将输出结果送至编码器qiwei, 该模块的主持人按键HOST按钮可以实现系统的复位。其原理图为：
选手的输出信号发出之后，需要把输出转换为数字，故需要加一个七位译码器。（2）七位译码器的设计：
通过编程定义生成了一个七位译码器：
生成此七位译码器的程序如下：
（3）生成完整设计图：
两个模块进行连接即得到最终的实验电路图：
（4）设计图的仿真：
对设计的电路进行仿真得到仿真图如下：
从仿真结果可以看出符合功能要求。
（5）连接引脚图：
根据设计图选择适当的引脚连接得到下图的引脚图
连接完引脚图后，通过PROGRAMER即可通过开发板来进行调试验证。最终通过多次的调试与验证，终于完成了实验。
四 心得体会：
本次实践我认为完成的比较艰辛，首先在上第一节课的时候，听老师讲到这门课程设计需要学到一些先修课程。但是单片机，PLC，FPGA我之前都没学过，而且之前学的数电和模电也很多知识都有些记不清了。所以觉得特别慌，于是在第一节课后就在课下看老师给的参考资料。开始的时候觉得好多都不懂完全不明白讲的是什么。后来在找了一些视频之后对FPGA和MAX+PLUS平台有了一定的了解。后来又在选择电路的设计之前我认真复习了《数字电子技术》，对试验中涉及到的器件进行了重点复习；而且认真学习了《MAX+PLUS11操作指南》，后来在实验室开放后每天都去做实验调试。最终能够熟练地使用该软件完成中小规模的集成电路。虽然准备了不少，而且也自觉还是挺认真尽力的，但是之前的课程学的不好还是挺伤的，对于一些复杂的设计还是有挺多不太懂的，只能参考网上查到的资料去理解。
从开始做到成功共尝试过三个项目，第一个比较简单算是熟悉软件。本来是希望做好一个流水灯的但是后来发现输出电路太复杂，经过多次调试始终在仿真时打不到自己的要求，被迫作罢。最后选择做4位抢答器，设计图画出来并没有花费太多时间，但是调试真是花了大量的时间，因为开发板的接线经常会出现一些接触不良，导致即使仿真结果是对的，但是却在开发板上达不到自己的要求。只能一步一步通过排除法来修改更换接触不良的引脚。最终，终于解决了所有问题完成了设计。虽然设计不算特别高明特别复杂。但是毕竟是自己一点一点做出来的，所以还是觉得挺有成就感。
就具体收获来说，首先知识上，通过此课程设计，让我复习了之前学习的知识，同时让我对FPGA有了一个整体的了解，对MAX+PLUS软件也比较熟悉了。除此之外，我觉得在这个实验的过程中也锻炼了我的耐心，让我能比较专注的去做一件事情。而且经历了这次试验我认识到电路设计是一个踏踏实实的过程，设计过程中我们需要循序渐进，一步一个脚印，来不得半点马虎和浮躁心理。
第三篇：74LS148四路抢答器设计报告
目录
1.设计任务和要求…………………………………….3 2.设计方案…………………………………………….3 2.1 设计思路………………………………………3 2.2 设计原理………………………………………4 2.3 实现功能………………………………………4 3.硬件设计…………………………………………….5 3.1 各功能电路连线图……………………………5 3.2 框图和说明……………………………………6 4.软件设计…………………………………………….7 5.小结………………………………………………….8 6.参考文献…………………………………………….9
设计任务与要求
1.1 可同时供四名选手参赛，其编号分别是1-4，各用一个抢答按钮，按钮的编号和选手的编号相对应，给节目主持人设置一控制开关，用于控制系统的清零（编号显示数码管灭灯）抢答的开始。
1.2
抢答器具有数据锁存和显示的功能，抢答开始后，若有选手按抢答按钮，其编号立即所存，并在数码管上显示该选手的编号，同时封锁输入电路，禁止其他选手抢答。优先抢答选手的编号一直保持到主持人主持人将系统清零为止。设计方案 2.1 设计思路 2.1.1 在给定
5V直流电源电压的条件下设计一个可以容纳四组参赛者的抢答器，每组设定一个抢答按钮供参赛者使用。
2.1.2 设置一个系统清零和抢答控制开关K（该开关由主持人控制），当开关K被按下时，抢答开始（允许抢答），打开后抢答电路清零。
2.1.3 抢答器具有一个抢答信号的鉴别、锁存及显示功能。即有抢答信号输入（参赛者的开关中任意一个开关被按下）时，锁存相应的编号，并在LED数码管上显示出来，同时扬声器发生声响。此时再按其他任何一个抢答器开关均无效，优先抢答选手的编号一直保持不变，直到主持人将系统清除为止。
2.1.4 开关K按下后，系统清零，由主持人发令，开始抢答。2.2 设计原理
2.2.1原理图
2.2.2 设计原理
接通电源后，主持人将开关拨到“清除”状态，抢答器处于禁止状态，编号显示器灭灯，定时器显示设定时间；主持人将开关置“开始“状态，宣布”开始“抢答器工作。选手在抢答时，抢答器完成：优先判断、编号锁存、编号显示、亮灯提示。如果再次抢答必须由主持人再次操作”清除“和”开始"状态开关。
2.3 实现功能
一是选手按抢答按钮，其编号立即所存，并在数码管上显示该选手的编号。二是封锁输入电路，禁止其他选手抢答。
三是优先抢答选手的编号一直保持到主持人主持人将系统清零为止。硬件设计
3.1本课程设计，需要用集成电路：
74LS148,74LS279,74LS48和五个开关及其他元件，3.2各功能电路接线图
电路连线图
3.2 框图和说明
3.2.1 元器件
74LS48管脚图
74LS148真值表
74LS148功能介绍
在优先编码器电路中，允许同时输入两个以上编码信号。不过在设计优先编 码器时，已经将所有的输入信号按优先顺序排了队。在同时存在两个或两个以上输入信号时，优先编码器只按优先级高的输入信号编码，优先级低的信号则不起作用。74148是一个八线-三线优先级编码器。3.2.3 说明：
当主持人控制开关S按下时，RS触发器的R端均为“0”，4个触发器输出1Q-4Q全部为零，同时74LS148的选通输入端EI=0，使之处于工作状态，此时锁存电路不工作。当主持人将开关“S”抬起时，优先编码器处于工作状态，即抢答器处于等待工 5 作状态，等待信号输入端信号输入，当有选手按下时，比如“S0”按下时，74LS148的输出Y2Y1Y0=000, 经RS锁存后，BI=1,74LS279处于工作状态，4Q3Q2Q=A2A1A0=000,经74LS48译码后，显示器显示“0”.软件设计
4.1 优先编码器工作原理
74LS148工作原理：该编码器有8个信号输入端，3个二进制码输出端。此外，电路还设置了输入使能端EI，输出使能端EO和优先编码工作状态标志GS。当EI=0时，编码器工作；而当EI=1时，则不论8个输入端为何种状态，3个输出端均为高电平，且优先标志端和输出使能端均为高电平，编码器处于非工作状态。这种情况被称为输入低电平有效，输出也为低电来有效的情况。当EI为0，且至少有一个输入端有编码请求信号（逻辑0）时，优先编码工作状态标志GS为0。表明编码器处于工作状态，否则为1。由功能表可知，在8个输入端均无低电平输入信号和只有输入0端（优先级别最低位）有低电平输入时，A2A1A0均为111，出现了输入条件不同而输出代码相同的情况，这可由GS的状态加以区别，当GS＝1时，表示8个输入端均无低电平输入，此时A2A1A0=111为非编码输出；GS＝0时，A2A1A0=111表示响应输入0端为低电平时的输出代码（编码输出）。EO只有在EI为0，且所有输入端都为1时，输出为0，它可与另一片同样器件的EI连接，以便组成更多输入端的优先编码器。从功能表不难看出，输入优先级别的次为7，6，„„，0。输入有效信号为低电平，当某一输入端有低电平输入，且比它优先级别高的输入端无低电平输入时，输出端才输出相对应的输入端的代码。小结
本学期第十五周我们进行了电子技术课程设计，我们用一周的时间进行了资料查找和实体设计，然后认真写了设计说明。
本电路由锁存器，编码器，数码管等构成，实现各项锁存，清零等功能。总结如下： 优点：电路功能原理清晰，各项功能均达到了要求，显示准确，反 应灵敏，无竞争冒险现象，基本满足了普通竞赛的抢答要求。缺点：如果长按住按钮不放，主持人清零后将能获得抢答权。改进：可以更改促发器的类型，如使用jk触发器代替，则长按无效，或者在抢答端添加一个发光二极管，当有人作弊，二极管就会亮，从而阻止选手长按按钮的缺陷。心得体会：通过这次课程设计，我对于74L系列有了更深的了解，知道功能表后，一切芯片都能得心应手。而且，知道了抢答器的设计方法，以后可以设计任何多人抢答器。同时实物的制作也提升了我的动手能力，实践能力得到了一定的锻炼。在摸索该如何设计电路使之实现所需功能的过程中，培养了我的设计思维，增强了动手能力。在改进电路的过程中，同学们共同探讨，最后的电路已经比初期设计有了很大提高。在让我体会到了设计电路的艰辛的同时，更让我体会到成功的喜悦和快乐，加深了我对设计方面的兴趣。理论与实践得到了很好的结合。参考文献
1.童师白，华成英.模拟电子技术基础，第三版.北京:高等教育版社，2001 2.阎石.数字电子技术基础，第四版.北京：高等教育版社，1998 3.吕思忠，《数子电路实验与课程设计》 哈尔滨工业大学出版社 4.郑家龙，《集成电子技术基础教程》 高等教育出版社 5.高吉祥《电子技术基础实验与课程设计》 电子工业出版社 6.《数字电路应用300例》 中国电力出版社
第四篇：EDA4人抢答器设计报告
四人抢答器
一、设计任务：
l、设计用于竞赛的四人抢答器，功能如下：(1)有多路抢答器，台数为四；
(2)具有抢答开始后20秒倒计时，20秒倒计时后无人抢答显示超时，并报警；(3)能显示超前抢答台号并显示犯规警报；(4)能显示各路得分，并具有加、减分功能；
2、系统复位后进入抢答状态，当有一路抢答键按下时，该路抢答信号将其余各路抢答封锁，同时铃声响，直至该路按键松开，显示牌显示该路抢答台号。
3、用VHDL语言设计符合上述功能要求的四人抢答器，并用层次设计方法设计该电路
二、设计思路：
将该任务分成三个模块进行设计，分别为：抢答器鉴别模块、抢答器计时模块、抢答器记分模块，最后是撰写顶层文件。
1、抢答器鉴别模块：
在这个模块中主要实现抢答过程中的抢答功能，并能对超前抢答进行警告，还能记录无论是正常抢答还是朝前抢答者的台号，并且能实现当有一路抢答按键按下时，该路抢答信号将其余个绿抢答封锁的功能。其中有四个抢答信号a、b、c、d；抢答使能信号en；抢答状态显示信号states；警报时钟信号clk2；系统复位信号rst；超前警报信号ring。
2、抢答器计时模块：
在这个模块中主要实现抢答过程中的计时功能，在有抢答开始后进行20秒的倒计时，并且在20秒倒计时后无人抢答显示超时并报警。其中有抢答时钟信号clk；系统复位信号rst；抢答使能信号en；抢答状态显示信号states；无人抢答警报信号warn；计时中止信号stop；计时十位个位信号tb，ta。
3、抢答器记分模块：
在这个模块中主要是给四个抢答信号记分，并给每个抢答信号预置5分，当抢答并答对时加1分，答错减1分，没有获得抢答保持不变。其中有抢答时钟信号clk；系统复位信号rst；抢答使能信号en；抢答状态显示信号states；记分加减信号add（add＝‘1’时为加，add＝‘0’时为减）；四个信号的得分显示信号a_out,b_out,c_out,d_out。
4、顶层文件：
在这个模块中是对前三个模块的综合编写的顶层文件。
三、具体实施：
1、本设计的实现电路图：
2、本设计的源程序：
library ieee;--抢答鉴别模块 use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity qdjb is
port(clk2,en,rst:in std_logic;
a,b,c,d:in std_logic;
ring:out std_logic;
states:out downto 0));end qdjb;architecture one of qdjb is signal sinor,ringf,tmp:std_logic;signal cnt:std_logic_vector(5 downto 0);begin sinor<=a or b or c or d;p1:process(a,rst,b,c,d,tmp)
begin
if rst='1' then
tmp<='1';states<=“0000”;
elsif tmp='1' then
if a='1' then
states<=“0001”;tmp<='0';
elsif b='1' then
states<=“0010”;tmp<='0';
elsif c='1' then
states<=“0011”;tmp<='0';
elsif d='1' then
states<=“0100”;tmp<='0';
else tmp<='1';states<=“0000”;
end if;
end if;end process p1;p2rocess(clk2,en,rst,cnt)
begin
if rst='1' then
cnt<=“000000”;ringf<='0';
elsif clk2'event and clk2='1' then
if en='0' and sinor='1' then
if cnt<“111111” then
ringf<=not ringf;cnt<=cnt+1;
else ringf<='0';
end if;
end if;
end if;end process p3;ring<=ringf;end one;
library ieee;--抢答器计时模块 use ieee.std_logic_1164.all;std_logic_vector(3 use ieee.std_logic_unsigned.all;entity js is
port(clk,rst,en,stop:in std_logic;
warn:buffer std_logic;
ta,tb:buffer std_logic_vector(3 downto 0));end js;architecture one of js is signal co:std_logic;begin p1:process(clk,rst,en,stop,ta)
begin
if rst='1' or stop='1' then
ta<=“0000”;
elsif clk'event and clk='1' then
co<='0';
if en='1' then
if ta=“0000” then
ta<=“1001”;co<='1';
else ta<=ta-1;
end if;
end if;
end if;end process p1;p2:process(co,rst,en,stop,tb)
begin
if rst='1' or stop='1' then
tb<=“0010”;
elsif co'event and co='1' then
if en='1' then
if tb=“0000” then tb<=“0010”;
else tb<=tb-1;
end if;
end if;
end if;end process p2;p3:process(rst,ta,tb)
begin
if rst='1' then
warn<='0';
elsif ta=“0000” and tb=“0000” then
warn<='1';
else warn<='0';
end if;end process p3;end one;
library ieee;--抢答器记分模块 use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity jf is
port(clk,rst,en,add:in std_logic;
states:in std_logic_vector(3 downto 0);
a_out,b_out,c_out,d_out:buffer std_logic_vector(3 downto 0));end jf;
architecture one of jf is begin
p2:process(clk,rst,add,states,a_out,b_out,c_out,d_out)
begin
if(rst='1')then
a_out<=“0101”;b_out<=“0101”;c_out<=“0101”;d_out<=“0101”;
elsif en='1'then
if clk'event and clk='1' then
case states is
when “0001”=>
if add='1' then
if a_out=“1111” then
a_out<=“0000”;
else a_out<=a_out+1;
end if;
elsif add='0' then
if a_out=“0000” then
a_out<=“0000”;
else a_out<=a_out-1;
end if;
end if;
when “0010”=>
if add='1' then
if b_out=“1111” then
b_out<=“0000”;
else b_out<=b_out+1;
end if;
elsif add='0' then
if b_out=“0000” then
b_out<=“0000”;
else b_out<=b_out-1;
end if;
end if;
when “0011”=>
if add='1' then
if c_out=“1111” then
c_out<=“0000”;
else c_out<=c_out+1;
end if;
elsif add='0' then
if c_out=“0000” then
c_out<=“0000”;
else c_out<=c_out-1;
end if;
end if;
when “0100”=>
if add='1' then
if d_out=“1111” then
d_out<=“0000”;
else d_out<=d_out+1;
end if;
elsif add='0' then
if d_out=“0000” then
d_out<=“0000”;
else d_out<=d_out-1;
end if;
end if;
when others=>
a_out<=a_out;b_out<=b_out;c_out<=c_out;d_out<=d_out;
end case;
end if;
end if;
end process p2;end one;
library ieee;--抢答器顶层文件 use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity qiangda is
port(clk,clk2,en,a,b,c,d,add,stop,rst:in std_logic;
ring,alarm:out std_logic;
ta,tb:buffer std_logic_vector(3 downto 0);
states:buffer std_logic_vector(3 downto 0);
a_out,b_out,c_out,d_out:buffer std_logic_vector(3 downto 0));end qiangda;
architecture bhv of qiangda is component qdjb is
port(clk2,en,rst:in std_logic;
a,b,c,d:in std_logic;
ring:out std_logic;
states:out std_logic_vector(3
downto 0));end component;component js is
port(clk,rst,en,stop:in std_logic;
warn:buffer std_logic;
ta,tb:buffer std_logic_vector(3 downto 0));end component;
component jf is
port(clk,rst,en,add:in std_logic;
states:in downto 0);
a_out,b_out,c_out,d_out:buffer std_logic_vector(3 downto 0));end component;signal cnt:std_logic_vector(3 downto 0);std_logic_vector(3
begin
u1:qdjb port map(clk2,en,rst,a,b,c,d,ring,states);u2:js port map(clk,rst,en,stop,alarm,ta,tb);u3:jf;end bhv;
port
map(clk,rst,en,add,states,a_out,b_out,c_out,d_out)
四、结果分析：
（一）、软件分析：
1、抢答器鉴别模块：
编译报告：
仿真结果：
2、抢答器计时模块：
编译报告：
仿真结果：
3、抢答器记分模块：
编译报告：
仿真结果：
4、抢答器顶层模块：
编译报告：
仿真结果：
顶层文件的RTL级：
管脚锁定图：
（二）、硬件分析：
五、参考文献：
第五篇：基于FPGA的数字频率计设计报告
电子技术综合试验实验报告
班级：测控一班
学号：2907101002
姓名：李大帅 指导老师：李颖
基于FPGA的数字频率计设计报告
一、系统整体设计
设计要求:
1、被测输入信号：方波
2、测试频率范围为：10Hz～100MHz
3、量程分为三档：第一档：闸门时间为1S时，最大读数为999.999KHz
第二档：闸门时间为0.1S时，最大读数为9999.99KHz
第三档：闸门时间为0.01S时，最大读数为99999.9KHz。
4、显示工作方式：a、用六位BCD七段数码管显示读数。
b、采用记忆显示方法
c、实现对高位无意义零的消隐。
系统设计原理:
所谓“频率”，就是周期性信号在单位时间(1秒)内变化的次数。若在一定的时间间隔T内计数，计得某周期性信号的重复变化次数为N，则该信号的频率可表达为：f = N / T.基于这一原理我们可以使用单位时间内对被测信号进行计数的方法求得对该信号的频率测量,具体实现过程简述如下: 首先，将被测信号①(方波)加到闸门的输入端。由一个高稳定的石英振荡器和一系列数字分频器组成了时基信号发生器，它输出时间基准(或频率基准)信号③去控制门控电路形成门控信号④，门控信号的作用时间T是非常准确的(由石英振荡器决定)。门控信号控制闸门的开与闭，只有在闸门开通的时间内，方波脉冲②才能通过闸门成为被计数的脉冲⑤由计数器计数。
闸门开通的时间称为闸门时间，其长度等于门控信号作用时间T。比如，时间基准信号的重复周期为1S，加到闸门的门控信号作用时间T亦准确地等于1S，即闸门的开通时间——“闸门时间”为1S。在这一段时间内，若计数器计得N=100000个数，根据公式f = N / T，那么被测频率就是100000Hz。如果计数式频率计的显示器单位为“KHz”，则显示100.000KHz，即小数点定位在第三位。不难设想，若将闸门时间设为T=0.1S，则计数值为10000，这时，显示器的小数点只要根据闸门时间T的改变也随之自动往右移动一位(自动定位)，那么，显示的结果为100.00Khz。在计数式数字频率计中，通过选择不同的闸门时间，可以改变频率计的测量范围和测量精度。
系统单元模块划分: 1）分频器，将产生用于计数控制的时钟分别为1HZ，10HZ，100HZ脉冲和1KHZ的用于七段显示数码管扫描显示的扫描信号。
2）闸门选择器，用于选择不同的闸门时间以及产生后续的小数点的显示位置。3）门控电路，产生用于计数的使能控制信号，清零信号以及锁存器锁存信号。4）计数器，用于对输入的待测信号进行脉冲计数，计数输出。
5）锁存器，用于对计数器输出数据的锁存，便于后续译码显示电路的对数据进行记忆显示，同时避免计数器清零信号对数据产生影响。
6）译码显示，用于产生使七段显示数码管的扫描数字显示，小数点显示的输出信号，同时对高位的无意义零进行消隐。
二、单元电路设计
1、分频器：
该电路将产生四个不同频率的信号输出，因为电路板上给出了一个48MHZ的晶振，所以我们只需要对48MHZ的信号进行适当分频即可得到我们所需的四个不同频率的信号输出，我们设计一个输入为48MHZ，有四个输出端分别为1HZ，10HZ和100HZ，1KHZ的分频器，原程序如下：
library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;entity fenpinqi is Port(clk : in STD_LOGIC;clkout1 : out STD_LOGIC;clkout10 : out STD_LOGIC;clkout100 : out STD_LOGIC;clkout1K : out STD_LOGIC);end fenpinqi;
architecture Behavioral of fenpinqi is signal cnt1:integer range 1 to 24000000;signal cnt10:integer range 1 to 2400000;signal cnt100:integer range 1 to 240000;signal cnt1K:integer range 1 to 24000;signal c1:std_logic;signal c2:std_logic;signal c3:std_logic;signal c4:std_logic;begin process(clk)is begin if clk'event and clk='1' then if cnt1<24000000 then
--对cnt1进行计数，当cnt1未计满后对其进行加1 cnt1<=cnt1+1;elsif cnt1=24000000 then
--cnt1计满后对其进行赋一，并且令c1进行翻转，然后将c1的值赋给clkout1
c1<=not c1;--由于48MHZ的的信号，前一半的时候c1为0，则后一半是为1，就完成了对信号进行分频，产生了1HZ的信号 cnt1<=1;end if;end if;end process;process(clk)is begin if clk'event and clk='1' then--方法同上
if cnt10<2400000 then cnt10<=cnt10+1;elsif cnt10=2400000 then c2<=not c2;
cnt10<=1;
end if;end if;end process;
process(clk)is begin
if clk'event and clk='1' then
--方法同上
if cnt100<240000 then
cnt100<=cnt100+1;
elsif cnt100=240000 then
c3<=not c3;
cnt100<=1;
end if;end if;end process;
process(clk)is begin
if clk'event and clk='1' then
--方法同上
if cnt1K<24000000 then
cnt1K<=cnt1K+1;
elsif cnt1=24000 then
c4<=not c4;
cnt1K<=1;
end if;end if;end process;clkout1<=c1;clkout10<=c2;clkout100<=c3;clkout1K<=c4;end Behavioral;源文件编写成功后编译并生成图形文件符号如图：仿真文件编写如下：
LIBRARY ieee;USE ieee.std_logic_1164.ALL;USE ieee.std_logic_unsigned.all;USE ieee.numeric_std.ALL;
ENTITY tbb_vhd IS END tbb_vhd;ARCHITECTURE behavior OF tbb_vhd IS COMPONENT fenpinqi 4
BEGIN
END;uut: fenpinqi PORT MAP(clk => clk，clkout1 => clkout1, clkout10 => clkout10, clkout100 => clkout100, clkout1K => clkout1K);PORT(clk : IN std_logic;
clkout1 : OUT std_logic;clkout10 : OUT std_logic;clkout100 : OUT std_logic;clkout1K : OUT std_logic);END COMPONENT;SIGNAL clk : std_logic := '0';SIGNAL clkout1 : std_logic;SIGNAL clkout10 : std_logic;SIGNAL clkout100 : std_logic;SIGNAL clkout1K : std_logic;tb : PROCESS BEGIN
clk<='0';wait for 10 ps;clk<='1';wait for 10 ps;END PROCESS;对该模块进行仿真结果如下：
有上图可知分频器工作正常，产生的个信号也没有毛刺，结果十分理想。
2、闸门选择器：
在这个模块中我们有四个输出端和六个输入端，其中四个输出端中有一个是频率输出端，是通过三个闸门选择开关输入和三个输入频率决定的，另外三个输出端则是用来后面的小数点控制的，而六个输入端中的三个是上面分频器的三个输出1HZ，10HZ和100HZ，另外三个是电路板上的拨动开关，用来选择闸门，控制输出。其原程序和分析如下：
library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;
entity SELE is Port(SE1 : in STD_LOGIC;
SE10 : in STD_LOGIC;SE100 : in STD_LOGIC;F1HZ : IN STD_LOGIC;F10HZ : IN STD_LOGIC;F100HZ :IN STD_LOGIC;FREF : out STD_LOGIC;DP1 : out STD_LOGIC;DP2 : out STD_LOGIC;DP3 : out STD_LOGIC);end SELE;architecture Behavioral of SELE is begin PROCESS(SE1,SE10,SE100)IS BEGIN IF SE1='1' AND SE10='0' AND SE100='0' THEN
FREF<=F1HZ;--当闸门控制在第一档的时候，令输出端输出1HZ输入端的输入，小数点控制dp1有效，dp2，dp3无效
DP1<='0';
DP2<='1';DP3<='1';END IF;IF SE1='0' AND SE10='1' AND SE100='0' THEN
FREF<=F10HZ;
--第二档，输出为10HZ，dp2有效
DP1<='1';
DP2<='0';DP3<='1';END IF;IF SE1='0' AND SE10='0' AND SE100='1' THEN
FREF<=F100HZ;
--第三档，输出为100HZ，dp3有效
DP1<='1';
DP2<='1';DP3<='0';END IF;END PROCESS;end Behavioral;源代码编写完成后保存并生成图形文件符号如图：
仿真文件编写如下：
LIBRARY ieee;USE ieee.std_logic_1164.ALL;USE ieee.std_logic_unsigned.all;USE ieee.numeric_std.ALL;
ENTITY TTB_vhd IS END TTB_vhd;ARCHITECTURE behavior OF TTB_vhd IS COMPONENT SELE
PORT(SE1 : IN std_logic;
SE10 : IN std_logic;
SE100 : IN std_logic;
F1HZ : IN std_logic;
F10HZ : IN std_logic;
F100HZ : IN std_logic;
FREF : OUT std_logic;
DP1 : OUT std_logic;
DP2 : OUT std_logic;DP3 : OUT std_logic);END COMPONENT;SIGNAL SE1 : std_logic := '1';SIGNAL SE10 : std_logic := '0';SIGNAL SE100 : std_logic := '0';SIGNAL F1HZ : std_logic := '0';SIGNAL F10HZ : std_logic := '0';SIGNAL F100HZ : std_logic := '0';SIGNAL FREF : std_logic;SIGNAL DP1 : std_logic;SIGNAL DP2 : std_logic;SIGNAL DP3 : std_logic;BEGIN uut: SELE PORT MAP（SE1 => SE1，SE10 => SE10，SE100 => SE100，F1HZ => F1HZ，F10HZ => F10HZ，F100HZ => F100HZ，FREF => FREF，DP1 => DP1，DP2 => DP2, DP3 => DP3);
tb : PROCESS BEGIN
F1HZ<='0';FREF<='0';
wait for 100 ns;
F1HZ<='1';FREF<='1';WAIT FOR 100 NS;END PROCESS;END;仿真结果如图：
有仿真结果可知闸门选择器工作正常，能够准确输出我们所需的信号。
3、门控信号：
在此模块中有一个输入端和两个输出端，输入端为上面的闸门选择器输出的频率，两个输出端分别为计数器是能控制信号（锁存器控制信号），和计数器清零信号。具体源程序即分析如下：
library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;
entity CONTROLS is Port(FREF : in STD_LOGIC;GAT : out STD_LOGIC;CLR : out STD_LOGIC);end CONTROLS;
architecture Behavioral of CONTROLS is SIGNAL G1: STD_LOGIC:='0';begin
PROCESS(FREF)IS
BEGIN IF FREF'EVENT AND FREF='1' THEN G1<=NOT G1;--该过程对时钟信号又一次进行分频，产生出半个周期时间为1的控制信号，作为计数使能，保证了时间的准确性
END IF;END PROCESS;PROCESS(FREF,G1)IS
BEGIN IF FREF='0' AND G1='0' THEN CLR<='1';--该过程产生清零信号，即当使能信号为无效0同时时钟为0时，即在技术始终无效半个时钟时间后，对计数器清零
--清零信号高电平有效 ELSE CLR<='0';END IF;END PROCESS;GAT<=G1;--将G1赋给gat输出端，它是计数器的使能信号同时也是锁存器的锁存信号
end Behavioral;源文件编写完成后保存编译并生成图形文件符号如图：
仿真文件代码如下：
LIBRARY ieee;8
USE ieee.std_logic_1164.ALL;USE ieee.std_logic_unsigned.all;USE ieee.numeric_std.ALL;
ENTITY TBCON_vhd IS END TBCON_vhd;ARCHITECTURE behavior OF TBCON_vhd IS
BEGIN
END;tb : PROCESS BEGIN
FREF<='0';WAIT FOR 100 NS;FREF<='1';WAIT FOR 100 NS;uut: CONTROLS PORT MAP（FREF => FREF, GAT => GAT, CLR => CLR);COMPONENT CONTROLS PORT(FREF : IN std_logic;
GAT : OUT std_logic;CLR : OUT std_logic);END COMPONENT;SIGNAL FREF : std_logic := '0';SIGNAL GAT : std_logic;SIGNAL CLR : std_logic;END PROCESS;对上面的文件进行仿真，结果如下：
由上图的仿真结果可知，控制电路工作正常，输出信号稳定，很理想。同时我们也可以看出来该模块对分频器的时钟输出的稳定性依赖十分严重，一旦分频器输出时钟有毛刺，该控制信号将会完全的无效，这也是为什么我知道上面的分频器设计不是最优的方案，却还是采用了上述方法的原因。
4、计数器：
该模块实现的功能是对输入信号脉冲的计数，并正确的输出结果和溢出。使用上面的门控信号产生的gat信号控制计数器的使能端，以实现计数器的定时计数。该模块是使用六个十进制计数器同步并联而成的，首先我们设计用于并联的十进制计数器，原程序如下：
library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;9
entity CNT10 is Port(CLK : in STD_LOGIC;CLR : in STD_LOGIC;
ENA : in STD_LOGIC;CQ : out STD_LOGIC_VECTOR(3 downto 0);CO : out STD_LOGIC);end CNT10;
architecture Behavioral of CNT10 is SIGNAL CQI: STD_LOGIC_VECTOR(3 DOWNTO 0):=“0000”;
--定义中间信号CQI，用于数据输出的循环计数
begin
PROCESS(CLK,CLR)IS
end Behavioral;
BEGIN IF CLR='1' THEN CQI<=“0000”;
--当CLR清零信号有效时使输出为0000，无效时进行下述操作--对时钟进行计数 ELSIF CLK'EVENT AND CLK='1' THEN
IF ENA='1' THEN
--判断使能信号，有效则进行计数，否则不作处理
--数据0~9循环，计满后重新回到0 IF CQI=“1001” THEN CQI<=“0000”;ELSE CQI<=CQI+'1';END IF;END IF;END IF;END PROCESS;CO <= '1' when ena = '1' and cqi = 9 else '0';CQ<=CQI;
--进位信号，最高位的仅为信号作为计数的溢出信号
--当且仅当使能有效且计数为9时产生进位信号，进位信号1有效，同步并联时连高位的使能端
文件编写完成后保存编译生成图形文件符号，如上图：
创建图形文件cnt6并按照下图进行连接，保存后编译生成图形文件符号如图：
仿真文件代码如下：
LIBRARY ieee;USE ieee.std_logic_1164.ALL;USE ieee.std_logic_unsigned.all;USE ieee.numeric_std.ALL;
ENTITY TBCNT10_vhd IS END TBCNT10_vhd;ARCHITECTURE behavior OF TBCNT10_vhd IS
COMPONENT CNT10 PORT(CLK : IN std_logic;
CLR : IN std_logic;ENA : IN std_logic;CQ : OUT std_logic_vector(3 downto 0);CO : OUT std_logic);END COMPONENT;SIGNAL CLK : std_logic := '0';SIGNAL CLR : std_logic := '0';SIGNAL ENA : std_logic := '1';SIGNAL CQ : std_logic_vector(3 downto 0);SIGNAL CO : std_logic;BEGIN
END;tb : PROCESS BEGIN
CLK<='0';wait for 100 ns;CLK<='1';WAIT FOR 100 NS;uut: CNT10 PORT MAP（CLK => CLK, CLR => CLR, ENA => ENA, CQ => CQ, CO => CO);END PROCESS;仿真结果如图：
如仿真结果我们可以看出，该模块运行正常，计数稳定，结果十分理想。
5、锁存器：
由于前面的计数器的输出为六组四位二进制数和一个溢出信号，所以我们使用的锁存器也使用六个四位锁存器和一个一位锁存器。锁存器使用下降沿锁存，即当计数器的使能信号变为无效的一瞬间我们令锁存器将数据锁存。四位锁存器的原代码如下：
library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;entity LATCH4 is Port(CLK : in STD_LOGIC;DIN : in STD_LOGIC_VECTOR(3 downto 0);QOU : out STD_LOGIC_VECTOR(3 downto 0));end LATCH4;architecture Behavioral of LATCH4 is begin
PROCESS(CLK,DIN)IS
BEGIN
IF CLK'EVENT AND CLK='0' THEN--当时钟信号下降沿时，实现锁存
QOU<=DIN;
END IF;END PROCESS;end Behavioral;上述文件编写完成后保存编译生成图形文件符号如图： 再编写一位锁存器，源程序代码如下：
library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;entity LATCH1 is Port(CLK : in STD_LOGIC;DIN : in STD_LOGIC_VECTOR;QOU : out STD_LOGIC_VECTOR);end LATCH1;architecture Behavioral of LATCH1 is begin
PROCESS(CLK,DIN)IS
BEGIN
IF CLK'EVENT AND CLK='0' THEN--当时钟信号下降沿时，实现锁存
QOU<=DIN;
END IF;END PROCESS;end Behavioral;
文件编写完成后保存编译生成图形文件符号，如图：
锁存完成后有六组四位二进制数和一个一位二进制数，所以我们队总线进行了合并，即将六组四位数合并成一个二十四位数，合并程序如下：
library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;
entity ADVOCATES is Port(S0 : in STD_LOGIC_VECTOR(3 downto 0);S1 : in STD_LOGIC_VECTOR(3 downto 0);S2 : in STD_LOGIC_VECTOR(3 downto 0);S3 : in STD_LOGIC_VECTOR(3 downto 0);S4 : in STD_LOGIC_VECTOR(3 downto 0);S5 : in STD_LOGIC_VECTOR(3 downto 0);S6 : out STD_LOGIC_VECTOR(23 downto 0));
end ADVOCATES;
architecture Behavioral of ADVOCATES is
begin S6(23 DOWNTO 20)<=S0;S6(19 DOWNTO 16)<=S1;S6(15 DOWNTO 12)<=S2;S6(11 DOWNTO 8)<=S3;S6(7 DOWNTO 4)<=S4;S6(3 DOWNTO 0)<=S5;end Behavioral;--将总线的对应位进行连接
文件编写完成后保存编译生成图形文件符号，如图：
创建该模块的顶层图形文件LAT.sch将上述个文件按照如图所示连接，保存编译生成图形文件符号如图：
该模块的输入输出简单，无需仿真。
6、译码显示：
该模块实现的是对锁存器锁存的数据进行处理并显示输出，以及小数点的不同闸门的输出显示，以及电路板上七段显示译码管的扫描信号输出。其中对锁存数据的处理包括溢出有效时的数据消除，和对高位无意义零的自动消隐。首先我们编写小数点控制的源文件代码：
library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;
entity POINTCON is Port(SE1 : in STD_LOGIC;SE10 : in STD_LOGIC;SE100 : in STD_LOGIC;SEL : in STD_LOGIC_VECTOR(2 downto 0);DP : out STD_LOGIC);end POINTCON;
architecture Behavioral of POINTCON is begin
PROCESS(SE1,SE10,SE100,SEL)IS
BEGIN
IF SE1='1' AND SE10='0' AND SE100='0' AND SEL=“011” THEN DP<='0';
--当为第一档时，令第四位的数码管的小数点点亮，其他的不亮
ELSIF SE1='0' AND SE10='1' AND SE100='0' AND SEL=“010” THEN DP<='0';
--第二档时，第三位的数码管小数点点亮
ELSIF SE1='0' AND SE10='0' AND SE100='1' AND SEL=“001” THEN DP<='0';
--第三档时，第二位的小数点点亮--不符合上述三档时，小数点全部消隐 ELSE DP<='1';END IF;END PROCESS;end Behavioral;编写完成后保存编译生成图形文件符号如图：
再编写用于数码管扫描显示的的位选信号生成文件，其代码如下：
library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;
entity CTRLS is Port(CLK : in STD_LOGIC;SEL : out STD_LOGIC_VECTOR(2 downto 0));end CTRLS;
architecture Behavioral of CTRLS is SIGNAL CNT: STD_LOGIC_VECTOR(2 DOWNTO 0):=“000”;begin PROCESS(CLK)IS 14
BEGIN IF CLK'EVENT AND CLK='1' THEN
--接入1KHZ的时钟信号，使CNT进行循环计数，从000到101
IF CNT=”101” THEN CNT<=”000”;--计满则清零，不满则加一
ELSE CNT<=CNT+’1’;END IF;END IF;END PROCESS;SEL<=CNT;--将CNT信号赋给SEL输出
end Behavioral;文件编写完成后保存编译生成图形文件符号如图：
再编写使高位无意义零自动消隐功能的的文件，源程序代码如下：
library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;
entity DSELE is Port(DP1: IN STD_LOGIC;DP2: IN STD_LOGIC;DIN : in STD_LOGIC_VECTOR(23 downto 0);QOU : out STD_LOGIC_VECTOR(23 downto 0));end DSELE;architecture Behavioral of DSELE is begin PROCESS(DP1,DP2,DIN)IS
BEGIN
IF DP1='0' AND DP2='1' THEN
IF DIN(23 DOWNTO 20)=“0000” THEN
QOU(23 DOWNTO 20)<=“1111”;
QOU(19 DOWNTO 0)<=DIN(19 DOWNTO 0);
END IF;
IF DIN(23 DOWNTO 20)=“0000” AND DIN(19 DOWNTO 16)=“0000” THEN
QOU(23 DOWNTO 20)<=“1111”;
QOU(19 DOWNTO 16)<=“1111”;
QOU(15 DOWNTO 0)<=DIN(15 DOWNTO 0);
END IF;
END IF;
IF DP1='1' AND DP2='0' THEN
IF DIN(23 DOWNTO 20)=“0000” THEN
QOU(23 DOWNTO 20)<=“1111”;
QOU(19 DOWNTO 0)<=DIN(19 DOWNTO 0);
END IF;
IF DIN(23 DOWNTO 20)=“0000” AND DIN(19 DOWNTO 16)=“0000” THEN
QOU(23 DOWNTO 20)<=“1111”;QOU(19 DOWNTO 16)<=“1111”;
THEN
QOU(23 DOWNTO 20)<=“1111”;QOU(19 DOWNTO 16)<=“1111”;QOU(15 DOWNTO 12)<=“1111”;QOU(11 DOWNTO 8)<=“1111”;QOU(7 DOWNTO 0)<=DIN(7 DOWNTO 0);
QOU(15 DOWNTO 0)<=DIN(15 DOWNTO 0);END IF;IF DIN(23 DOWNTO 20)=“0000” AND DIN(19 DOWNTO 16)=“0000” AND DIN(15 DOWNTO 12)=“0000” THEN
QOU(23 DOWNTO 20)<=“1111”;QOU(19 DOWNTO 16)<=“1111”;QOU(15 DOWNTO 12)<=“1111”;QOU(11 DOWNTO 0)<=DIN(11 DOWNTO 0);END IF;END IF;IF DP1='1' AND DP2='1' THEN
IF DIN(23 DOWNTO 20)=“0000” THEN QOU(23 DOWNTO 20)<=“1111”;QOU(19 DOWNTO 0)<=DIN(19 DOWNTO 0);END IF;IF DIN(23 DOWNTO 20)=“0000” AND DIN(19 DOWNTO 16)=“0000” THEN
QOU(23 DOWNTO 20)<=“1111”;QOU(19 DOWNTO 16)<=“1111”;QOU(15 DOWNTO 0)<=DIN(15 DOWNTO 0);END IF;IF DIN(23 DOWNTO 20)=“0000” AND DIN(19 DOWNTO 16)=“0000” AND DIN(15 DOWNTO 12)=“0000” THEN
QOU(23 DOWNTO 20)<=“1111”;QOU(19 DOWNTO 16)<=“1111”;QOU(15 DOWNTO 12)<=“1111”;QOU(11 DOWNTO 0)<=DIN(11 DOWNTO 0);END IF;IF DIN(23 DOWNTO 20)=“0000” AND DIN(19 DOWNTO 16)=“0000” AND DIN(15 DOWNTO 12)=“0000” AND DIN(11 DOWNTO 8)=“0000” END IF;END IF;END PROCESS;end Behavioral;该段代码的编写的主要原理是首先判断小数点的位置，然后对小数点前的高位数从高到低依次进行判断，如果高位为零则将数据取反，在后续译码中将不再显示，从而实现高位无意义零的自动消隐。代码编写完成后保存编译生成图形文件符号如上图： 然后我们编写数据显示输出文件，代码如下：
library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;
entity DISPLAY1 is 16
Port(SEL : in STD_LOGIC_VECTOR(2 downto 0);
OVERIN : IN STD_LOGIC;
DATAIN : in STD_LOGIC_VECTOR(23 downto 0);SEG : OUT STD_LOGIC_VECTOR(6 DOWNTO 0));END DISPLAY1;
architecture Behavioral of DISPLAY1 is SIGNAL DATA: STD_LOGIC_VECTOR(3 DOWNTO 0):=“0000”;BEGIN PROCESS(SEL,OVERIN)IS
BEGIN
CASE SEL IS
--对位选信号进行判断，对应每一位分别提取数据中的不同位置的数据赋给中间信号DATA
WHEN “000”=>DATA<=DATAIN(3 DOWNTO 0);
WHEN “001”=>DATA<=DATAIN(7 DOWNTO 4);
WHEN “010”=>DATA<=DATAIN(11 DOWNTO 8);
WHEN “011”=>DATA<=DATAIN(15 DOWNTO 12);
WHEN “100”=>DATA<=DATAIN(19 DOWNTO 16);
WHEN “101”=>DATA<=DATAIN(23 DOWNTO 20);
WHEN OTHERS=>DATA<=“0000”;
END CASE;
CASE DATA IS
--对中间信号DATA进行译码，SEG为数码管的数据显示输出，从而使不同位置上有不同的数字显示
WHEN “0000”=>SEG<=“1000000”;
WHEN “0001”=>SEG<=“1111001”;
WHEN “0010”=>SEG<=“0100100”;
WHEN “0011”=>SEG<=“0110000”;
WHEN “0100”=>SEG<=“0011001”;
WHEN “0101”=>SEG<=“0010010”;
WHEN “0110”=>SEG<=“0000010”;
WHEN “0111”=>SEG<=“1111000”;
WHEN “1000”=>SEG<=“0000000”;
WHEN “1001”=>SEG<=“0010000”;
WHEN OTHERS=>SEG<=“1111111”;
END CASE;
if OVERIN='1' THEN
--判断溢出，若溢出则令输出全部不显示
SEG<=“1111111”;END IF;END PROCESS;end Behavioral;代码编写完成后保存编译生成图形文件符号如图：
建立该模块的顶层图形文件DISPLAY.sch，按照下图连接各元件，保存编译生成图形文件符号如下图：17
该模块的输入数据量太大难以仿真，故这里只对其中的扫描信号生成文件进行仿真，仿真文件代码如下：
LIBRARY ieee;USE ieee.std_logic_1164.ALL;USE ieee.std_logic_unsigned.all;USE ieee.numeric_std.ALL;
ENTITY TBCTRLS_vhd IS END TBCTRLS_vhd;ARCHITECTURE behavior OF TBCTRLS_vhd IS
BEGIN
END;uut: CTRLS PORT MAP(CLK => CLK, SEL => SEL);COMPONENT CTRLS PORT(CLK : IN std_logic;
SEL : OUT std_logic_vector(2 downto 0));END COMPONENT;SIGNAL CLK : std_logic := '0';SIGNAL SEL : std_logic_vector(2 downto 0);tb : PROCESS BEGIN
CLK<='0';WAIT FOR 100 NS;CLK<='1';WAIT FOR 100 NS;END PROCESS;结果如下：
有仿真结果我们可以看出程序运行正常，逻辑上没有任何问题。至此所有的单元电路全部完成。
三、设计实现
1、顶层文件：
创建图形文件FRYALL.sch，按照下图连接各模块生成的图形文件符号，完成后保存编译。
2、管脚分配：
由系统的顶层文件可以看到该系统的输入端共有5个，输出端有11个，管脚分配文件FRYALL.ucf如下：
NET “CLKIN” LOC = T8;NET “DCLK” LOC = C16;NET “DP” LOC = C11;NET “NECT” LOC = D7;NET “SE1” LOC = L6;NET “SE10” LOC = N5;NET “SE100” LOC = L7;NET “SEG<0>” LOC = B14;NET “SEG<1>” LOC = A13;NET “SEG<2>” LOC = C13;NET “SEG<3>” LOC = C12;NET “SEG<4>” LOC = A12;NET “SEG<5>” LOC = B12;NET “SEG<6>” LOC = A11;NET “SEL<0>” LOC = F8;NET “SEL<1>” LOC = D8;NET “SEL<2>” LOC = E7;19
3、下载过程：
光标移至【Generate Programing File】后单击鼠标右键，然后单击【Properties】在打开的对话框的左侧栏选中【Configuration Options】将右侧的Unused IOB Pins这一项改为Pull Up，单击OK。在界面的左下角双击【 Generate Programing File】，软件将自动对整个系统进行编译并生成可执行文件FRYALL.bit。将弹出的对话框关掉，双击【 Generate Prom, ACE,or JTAG File】在弹出的对话框中点击Finish，在随后出现的对话框中选择FRYALL.bit，然后点击打开，在随后的对话框中点击Bypass。右键单击左边图标选择Program，在随后的对话框中单击OK，文件将自动下载到开发板上，成功后，接入函数发生器进行测试。
四、测试结果及结论
经过了前三步，最后我们将所完成的工程下载到了板子上，连接好函数发生器，并设定好了函数发生器的输出信号电平（5Vpp），就可以进行使用了。
最后结果显示程序工作正常，读数清晰稳定，完全符合开始时的要求。
误差分析：
我将函数发生器的频率调节到999，999HZ时，频率计不显示，即产生了计数溢出，然后我进行了进一步的调节，将函数发生器的频率调节到999，997时读书显示为999.999，单位为KHZ。由此可知相对误差为±0.0002%，误差很小。所以本次实验圆满成功。
通过对数字频率计的设计实现，我深入的学习了ise软件的使用，VHDL语言的编写规范，语法结构等。在本次试验中我回顾了在《数字电路》课程中学过的关于数字电路的设计的部分，了解了VHDL和Verilog语言的区别与联系，以及它们的优缺点，以及它们主要针对的设计对象。我觉得我通过本次试验学会了很多。
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