FPGA学习心得大报告[5篇范文]

第一篇：FPGA学习心得大报告

《FPGA技术基础》学习报告--课程内容学习心得

姓名：

学号：年级专业：

指导教师：

瞿麟201010401128自动化101薛小军

摘要从开始学FPGA到现在粗略算来的话，已经有3个多月了，就目前而言，我并不确定自己算不算高手们所说的入门了，FPGA学习总结。但是不管现在的水平如何，现在就总结一下自己学习它的感受或一些认识吧。

关键词

FPGADE2板 QuartusII软件Verilog语言

引言

FPGA是什么？FPGA现状？怎样学习FPGA？

FPGA是现场可编程门阵列的简称，FPGA的应用领域最初为通信领域，但目前，随着信息产业和微电子技术的发展，可编程逻辑嵌入式系统设计技术已经成为信息产业最热门的技术之一，应用范围遍及航空航天、医疗、通讯、网络通讯、安防、广播、汽车电子、工业、消费类市场、测量测试等多个热门领域。并随着工艺的进步和技术的发展，向更多、更广泛的应用领域扩展。越来越多的设计也开始以ASIC转向FPGA，FPGA正以各种电子产品的形式进入了我们日常生活的各个角落。

正文

（1）掌握FPGA的编程语言

在学习一门技术之前我们往往从它的编程语言开始，如同学习单片机一样，我们从C语言开始入门，当掌握了C语言之后，开发单片机应用程序也就不是什么难事了。学习FPGA也是如此，FPGA的编程语言有两种：VHDL和Verilog，这两种语言都适合用于FPGA的编程。

（2）FPGA实验尤为重要

除了学习编程语言以外，更重要的是实践，将自己设计的程序能够在真正的FPGA里运行起来，这时我们需要选一块板子进行实验，我们选择使用DE2板才进行试验。

初识DE2开发板

DE2的资源

DE2的资源非常丰富，包括

1.核心的FPGA芯片-Cyclone II 2C35 F672C6，从名称可以看出，它包含有35千个LE，在Altera的芯片系列中，不算最多，但也绝对够用。Altera下载控制芯片-EPCS16以及USB-Blaste对Jtag的支持。

2.存储用的芯片有： 512-KB SRAM，8-Mbyte SDRAM，4-Mbyte Flash memory

3.经典IO配置：拥有4个按钮，18个拨动开关，18个红色发光二极管，9个绿色发光二极管，8个七段数码管，16*2字符液晶显示屏，4.超强多媒体：24位CD音质音频芯片WM8731(Mic输入+LineIn+ 标准音频输出)，视频解码芯片(支持NTSC/PAL制式)，带有高速DAC视屏输出VGA模块。

5.更多标准接口：通用串行总线USB控制模块以及A、B型接口，SD Card接口，IrDA红外模块，10/100M自适应以太网络适配器，RS-232标准串口，PS/2键盘接口

6.其他：50M，27M晶振各一个，支持外部时钟，80针带保护电路的外接IO

7.此外还有：配套的光盘资料，QutuarsII软件，NiosII 6.0IDE，例程与说明文档。

关于管脚分配

当我们创建一个FPGA用户系统的时候，到最后要做的工作就是下载，在下载之前必须根据芯片的型号分配管脚，这样才能将程序中特定功能的管脚与实际中的FPGA片外硬件电路一一对应。

FPGA简单的说，就是现场可编程逻辑阵列。它的内部是逻辑单元，它们之间可以用线连接，至于以怎样的形式相连，则可以根据应用者写入的逻辑决定。每次布线都会重新组合逻辑单元，从而可以任意的编写不同的逻辑。当然，前提是定义的逻辑块不超出它可读写的最大值。

总结在学习FPGA时，遇到的问题有许多，譬如，写代码时的警告，特别是一些不能忽视的警告，每次遇到时，总是还要检查一会儿才能改过来，或者有的警告已经出现了几次，但是就是解决不掉。每次在学一个模块时，只要是看懂了，它的一些重点就没有及时的记录在本子上，只有个别的想起来时，才会做笔记。每做完一个模块，没有及时记录下自己从这个模块中学到了什么。上面的不足，都是在写模块的过程中，自己逐渐暴露出来的。我很庆幸自己的一些问题能及时的被发现，避免类似的事情再次发生。像遇到警告时，都要记录下来，通过改正后，要注释，写下警告的原因，定期看一下。每次写模块的时候，都要记下重点知识，即使是自己懂得的，好记性都是比不过烂笔头的。

关于以上的总结，我相信在以后的学习中一定会对自己有莫大的帮助，它会时刻警醒自己，在以前的学习中，自己有哪些不足，以后千万不能再去犯同样的错误，不断地纠正，不断地进步，相信自己一定会学好FPGA的。

第二篇：FPGA学习心得

回想起自己学FPGA，已经有一段时间了，从开始的茫然，到后来的疯狂看书，设计开发板，调电路，练习各种FPGA实例，到最后能独立完成项目，一路走来，感受颇多，拿出来和大家分享，顺便介绍下自己的一点经验所得，希望对初学者有所帮助。

废话不说了，下面进入正题，学习FPGA我主要经历了这么几个阶段：

①、Verilog语言的学习，熟悉Verilog语言的各种语法。

②、FPGA的学习，熟悉QuartusII软件的各种功能，各种逻辑算法设计，接口模块(RS232,LCD,VGA,SPI,I2c等)的设计，时序分析，硬件优化等，自己开始设计简单的FPGA板子。

③、NiosII的学习，熟悉NiosII的开发流程，熟悉开发软件(SOPC,NiosII IDE),了解NiosII的基本结构，设计NiosII开发板，编写NiosII C语言程序，调试板子各模块功能。

先来说说第一个阶段，现在主要的硬件描述语言有VHDL，Verilog两种，在本科时老师一般教VHDL，不过现在Verilog用的人越来越多，其更容易上手(与C语言语法比较类似),也更灵活，现在的IC设计基本都用Verilog。像systemC，systemVerilog之类的应该还在萌芽阶段，以后可能会有较大发展。鉴于以上原因我选择了Verilog作为我学习的硬件描述语言。

其实有C语言的基础，学起Verilog的语言很简单，关键要有并行的概念，所有的module，assign，always都是并行的，这一点与软件语言有明显不同。这里推荐几本评价比较好的学习Verilog的书籍：

①、《verilog 数字系统设计教程》，这本书对于入门是一本很好的书，通俗易懂，让人很快上手，它里面的例子也不错。但本书对于资源优化方面的编程没有多少涉及到。

②、《设计与验证Verilog HDL》，这本书虽然比较薄，但是相当精辟，讲解的也很深入，很多概念看了这本书有种豁然开朗的感觉，呵呵。

学习Verilog其实不用看很多书，基本的语法部分大家都一样，关键是要自己会灵活应用，多做练习。

Verilog语言学了一段时间，感觉自己可以编点东西，希望自己编的程序在板子上运行看看结果，下面就介绍我学习的第二个阶段。

刚开始我拿了实验室一块CPLD的开发板做练习，熟悉QuartusII的各种功能，比如IP的调用，各种约束设置，时序分析，Logiclock设计方法等，不过做到后面发现CPLD的资源不太够(没有内嵌的RAM、不能用SignalTapII，LE太少等)，而实验室没有FPGA开发板，所以就萌生了自己做FPGA开发板的意图，刚好Cadence我也学的差不多了，就花了几天时间主要研究了FPGA配置电路的设计，在板子上做了Jtag和AS下载口，在做了几个用户按键和LED，其他的口全部引出作为IO口，电路比较简单，板子焊好后一调就通了(心里那个爽啊...)。我选的FPGA是cycloneII系列的EP2C5，资源比以前的FPGA多了好几倍，还有PLL，内嵌的RAM，可以试试SignalTapII，用内嵌的逻辑分析仪测试引脚波形，对于FPGA的调试，逻辑分析仪是至关重要的。利用这块板子我完成了项目中的几个主要功能：RS232通信，指令译码，配置DDS，AD数据高速缓存，电子开关状态设置等，在实践中学习起来真的比平时快很多，用到什么学什么动力更大。这个时候我主要看的数据有这几本感觉比较好：

①、《Altera FPGA/CPLD 设计（基础篇）》：讲解一些基本的FPGA设计技术，以及QuartusII中各个工具的用法（IP，RTL，SignalProbe，SignalTapII，Timing Closure Floorplan，chip Editor等），对于入门非常好。

②、《Altera FPGA/CPLD 设计（高级篇）》：讲解了一些高级工具的应用，LogicLock，时序约束很分析，设计优化，也讲述了一些硬件编程的思想，作为提高用。

③、《FPGA设计指南--器件，工具和流程》：这本书看了他的目录忍不住就买了，这本书讲述了FPGA设计的各个方面，虽然每个方面都是点到为止，但能让你有个整体的概念，了解FPGA的所有设计功能，了解FPGA开发的整个流程。

④、在这里也推荐几个学习FPGA比较好的论坛

⑤、其实最好的学习网站莫过于Altera的官方网站，不过很多人一看到英语就不想看，其实上面的英文很简单，很多时候不敢看是因为对自己没信心或心静不下来看。不过官方网站上资料很多，刚开始可能会觉得资料安排的有点乱，不方便查找，以后有时间我列个资料的链接目录，整理一下，方便大家查找。

到这里，自己最FPGA的学习有一段时间了，练习了很多实例，自己也编写了不少程序，也有了一些项目经验，算是对FPGA有些了解了。在不断的学习中发现FPGA不仅可以做逻辑设计，算法设计等，还能做嵌入式开发，altera先后开发了Nios，NiosII两款FPGA的嵌入式软核，并有配套的软件，刚开始看到这些我真是心中突然豁然开朗，学习真的是无止境，又一个全新的领域摆在我面前，我决定学习NiosII，要学就要学最好。

刚开始入门是很痛苦的，嵌入式设计需要从硬件到驱动到软件全部熟悉，硬件系统问题还不是很大(以前做过单片机，DSP等MCU),处理器的架构心里还有点数，对于驱动和软件工程，刚开始学习真的很头痛。NiosII应该还算比较新的内容(应该是2004年出的)，国内的书籍不算很多，网上这方面的资料也比较零碎，所以我就开始将Altera网站上这方面的资料系统的看一边，这里推荐几本网站上的handbook：

①、Embedded Design Handbook

②、Nios II Processor Reference Handbook

③、Nios II Software Developer's Handbook

④、Quartus II Handbook, Volume 4: SOPC Builder

⑤、Quartus II Handbook, Volume 5: Embedded Peripherals

看完这些handbook，总算基本明白整个架构，软硬件设计方法，驱动的编写等，感觉自己可以编一些嵌入式的程序了，不过虽然前面做的那块ep2c5的板子支持NiosII系统，不过对于嵌入式设计来说还是显得单薄了一点，没有SDRAM，Flash这两个比较基本的模块，Ep2C5内嵌的RAM太小，程序写不大，而且每次总要绞尽脑汁优化程序代码大小，很多时候优化了后函数功能会受到限制，不利于初学者，也不利于调试。所以到这里我有产生了自己做一块Nios开发板的想法(直接买比较贵，自己做便宜，而且还能锻炼自己，一举两得)，通过借鉴其他开发板，选择自己开发板上需要包含什么模块，确定各个模块使用什么芯片，阅读各个芯片的datasheet，画出原理图并做出PCB图，这块板子我选的是

Ep2c8Q208，比上一块资源又将近多了一倍，板子上还有以下模块：SDRAM，Flash，EPCS4，RS232，USB,VGA,PS2,AD,DA,LCD等，满足了一般开发板的配置要求。板子回来以后调试了四五天，(flash工作了，LCD显示了，RS232通了，USB通了，AD，DA工作了，SDRAM正常了...)，真是每天都有惊喜，每个模块都编写了NiosII软件测试程序，调试硬件的时候对软件的运行也更熟悉了。在这次调试的过程中真的学到了很多，为此专门写了好几页调试笔记，下次拿出来和大家一起分享。现在硬件平台有了，NiosII也了解的差不多了，终于可以自己编写一些规模大一点的程序了。

以后的路还很长，不过也有很多惊喜在等着我们......

第三篇：FPGA学习心得

回想起自己学FPGA，已经有一段时间了，从开始的茫然，到后来的疯狂看书，设计开发板，调电路，练习各种FPGA实例，到最后能独立完成项目，一路走来，感受颇多，拿出来和大家分享，顺便介绍下自己的一点经验所得，希望对初学者有所帮助。

废话不说了，下面进入正题，学习FPGA我主要经历了这么几个阶段：

①、Verilog语言的学习，熟悉Verilog语言的各种语法。

②、FPGA的学习，熟悉QuartusII软件的各种功能，各种逻辑算法设计，接口模块(RS232,LCD,VGA,SPI,I2c等)的设计，时序分析，硬件优化等，自己开始设计简单的FPGA板子。

③、NiosII的学习，熟悉NiosII的开发流程，熟悉开发软件(SOPC,NiosII IDE),了解NiosII的基本结构，设计NiosII开发板，编写NiosII C语言程序，调试板子各模块功能。

先来说说第一个阶段，现在主要的硬件描述语言有VHDL，Verilog两种，在本科时老师一般教VHDL，不过现在

Verilog用的人越来越多，其更容易上手(与C语言语法比较类似),也更灵活，现在的IC设计基本都用Verilog。像systemC，systemVerilog之类的应该还在萌芽阶段，以后可能会有较大发展。鉴于以上原因我选择了Verilog作为我学习的硬件描述语言。

其实有C语言的基础，学起Verilog的语言很简单，关键要有并行的概念，所有的module，assign，always都是并行的，这一点与软件语言有明显不同。这里推荐几本评价比较好的学习Verilog的书籍：

①、《verilog 数字系统设计教程》，这本书对于入门是一本很好的书，通俗易懂，让人很快上手，它里面的例子也不错。但本书对于资源优化方面的编程没有多少涉及到。

②、《设计与验证Verilog HDL》，这本书虽然比较薄，但是相当精辟，讲解的也很深入，很多概念看了这本书有种豁然开朗的感觉，呵呵。

学习Verilog其实不用看很多书，基本的语法部分大家都一样，关键是要自己会灵活应用，多做练习。

Verilog语言学了一段时间，感觉自己可以编点东西，希望自己编的程序在板子上运行看看结果，下面就介绍我学习的第二个阶段。

刚开始我拿了实验室一块CPLD的开发板做练习，熟悉QuartusII的各种功能，比如IP的调用，各种约束设置，时序分析，Logiclock设计方法等，不过做到后面发现CPLD的资源不太够(没有内嵌的RAM、不能用SignalTapII，LE太少等)，而实验室没有FPGA开发板，所以就萌生了自己做FPGA开发板的意图，刚好Cadence我也学的差不多了，就花了几天时间主要研究了FPGA配置电路的设计，在板子上做了Jtag和AS下载口，在做了几个用户按键和LED，其他的口全部引出作为IO口，电路比较简单，板子焊好后一调就通了(心里那个爽啊...)。我选的FPGA是cycloneII系列的EP2C5，资源比以前的FPGA多了好几倍，还有PLL，内嵌的RAM，可以试试SignalTapII，用内嵌的逻辑分析仪测试引脚波形，对于FPGA的调试，逻辑分析仪是至关重要的。利用这块板子我完成了项目中的几个主要功能：RS232通信，指令译码，配置DDS，AD数据高速缓存，电子开关状态设置等，在实践中学习起来真的比平时快很多，用到什么学什么动力更大。这个时候我主要看的数据有这几本感觉比较好：

①、《Altera FPGA/CPLD 设计（基础篇）》：讲解一些基本的FPGA设计技术，以及QuartusII中各个工具的用法（IP，RTL，SignalProbe，SignalTapII，Timing Closure Floorplan，chip Editor等），对于入门非常好。

②、《Altera FPGA/CPLD 设计（高级篇）》：讲解了一些高级工具的应用，LogicLock，时序约束很分析，设计优化，也讲述了一些硬件编程的思想，作为提高用。

③、《FPGA设计指南--器件，工具和流程》：这本书看了他的目录忍不住就买了，这本书讲述了FPGA设计的各个方面，虽然每个方面都是点到为止，但能让你有个整体的概念，了解FPGA的所有设计功能，了解FPGA开发的整个流程。

④、在这里也推荐几个学习FPGA比较好的论坛

http://www.xiexiebang.comt信号控制着w_fifo_rden、aes_ready等信号，是该模块的关键信号，通过将它们之间的时序关系通过时序图反应出来，写代码时就可以做到胸有成竹，减少出现逻辑混乱的情况。

听起来似乎很简单，但是执行起来却不容易，因为画波形图是一件很烦锁的事(有一次一个模块因为操作比较多我画了8张时序图)。但是请相信我，如果不这样做，因为时序关系没有处理好引起设计多次迭代所花的时间远多于画波形图的时间。

时序设计好之后，模块内部各个信号之间的关系就理得差不多了，之后就是将它翻译成代码了，这个过程以体力劳动为主，我就不多说了。

补充一下，画波形图推荐用TimingDesigner这个软件，如果有更好的，请告诉我，我也不喜欢TimingDesigner:)。

另一个就是约束。

这里的约束是针对综合软件和布局布线软件而言的。

为什么会有约束这个东西出现呢？主要原因是EDA软件比较笨，难以明白我们的心思，如果我们不把更详细的信息告诉它的话它就干不好活，比如需要将输出寄存器放的与输出管脚近一点，如果不加约束，EDA软件可能布通之后就不管了，导致Tco狂大，一点也不善解人意。所以我们需要约束这个东西，告诉EDA软件要怎么干活，工程验收的标准又是什么。

在加约束之前，我们首先要定义一些术语好告诉EDA软件我们想干什么，这些术语便是Fmax、Tsu、Tco等等这些东西。这些东西的含义这里就不多说了，网上的讨论已经很多了。

有了术语，还要有一种通信方式与EDA软件通信，脚本语言充当了这一角色。不过现在像quartus这类软件做的比较智能化了，提供了图形化界面，但是这背后支撑的还是些脚本语言，大家可以用UltraEdit打加*.qsf文件去看看我们加的约束用脚本语言是怎么写的。在加了约束之后，EDA工具就可以更好地按照我们的意愿去干活了，比较我们加了Fmax的约束，它就会尽可能地将关键路径放的靠近一些，以提高电路工作频率。当然，这是有代价的，寻找路径是需要时间的，要求越苛刻，时间花的越多，因此加约束的原则的适用就行。如果约束加的过高，就相当于让EDA工具去做一件不可能完成的事，找更短的路径的时候说不定找着找着就掉下悬崖了，效果反而更差。

虽然有约束这个好东西，不过提醒一下，在项目之前千万对它抱有太多的幻想，把希望寄托在别人的身上并不是每一次都很可靠的，出了问题还是要麻烦自己，加约束只能做一些锦上添花的事情。所以，我们在做方案的时候就需要对关键路径进行预估，要通过设计而不是约束解决这些问题。

第四篇：个人FPGA学习心得

回想起自己学FPGA，已经有一段时间了，从开始的茫然，到

后来的疯狂看书，设计开发板，调电路，练习各种FPGA实例，到最后能独立完成项目，一路走来，感受颇多，拿出来和大家分享，顺便介绍下自己的一点经验所得，希望对初学者有所帮助。

废话不说了，下面进入正题，学习FPGA我主要经历了这么几个阶段：

①、Verilog语言的学习，熟悉Verilog语言的各种语法。

②、FPGA的学习，熟悉QuartusII软件的各种功能，各种逻辑算法设计，接口模块(RS232,LCD,VGA,SPI,I2c等)的设计，时序分析，硬件优化等，自己开始设计简单的FPGA板子。

③、NiosII的学习，熟悉NiosII的开发流程，熟悉开发软件(SOPC,NiosII IDE),了解NiosII的基本结构，设计NiosII开发板，编写NiosII C语言程序，调试板子各模块功能。

先来说说第一个阶段，现在主要的硬件描述语言有VHDL，Verilog两种，在本科时老师一般教VHDL，不过现在

Verilog用的人越来越多，其更容易上手(与C语言语法比较类似),也更灵活，现在的IC设计基本都用Verilog。像systemC，systemVerilog之类的应该还在萌芽阶段，以后可能会有较大发展。鉴于以上原因我选择了Verilog作为我学习的硬件描述语言。

其实有C语言的基础，学起Verilog的语言很简单，关键要有并行的概念，所有的module，assign，always都是并行的，这一点与软件语言有明显不同。这里推荐几本评价比较好的学习Verilog的书籍：

①、《verilog 数字系统设计教程》，这本书对于入门是一本很好的书，通俗易懂，让人很快上手，它里面的例子也不错。但本书对于资源优化方面的编程没有多少涉及到。

②、《设计与验证Verilog HDL》，这本书虽然比较薄，但是相当精辟，讲解的也很深入，很多概念看了这本书有种豁然开朗的感觉，呵呵。

学习Verilog其实不用看很多书，基本的语法部分大家都一样，关键是要自己会灵活应用，多做练习。

Verilog语言学了一段时间，感觉自己可以编点东西，希望自己编的程序在板子上运行看看结果，下面就介绍我学习的第二个阶段。

刚开始我拿了实验室一块CPLD的开发板做练习，熟悉QuartusII的各种功能，比如IP的调用，各种约束设置，时序分析，Logiclock设计方法等，不过做到后面发现CPLD的资源不太够(没有内嵌的RAM、不能用SignalTapII，LE太少等)，而实验室没有FPGA开发板，所以就萌生了自己做FPGA开发板的意图，刚好Cadence我也学的差不多了，就花了几天时间主要研究了FPGA配置电路的设计，在板子上做了Jtag和AS下载口，在做了几个用户按键和LED，其他的口全部引出作为IO口，电路比较简单，板子焊好后一调就通了(心里那个爽啊...)。我选的FPGA是cycloneII系列的EP2C5，资源比以前的FPGA多了好几倍，还有PLL，内嵌的RAM，可以试试SignalTapII，用内嵌的逻辑分析仪测试引脚波形，对于FPGA的调试，逻辑分析仪是至关重要的。利用这块板子我完成了项目中的几个主要功能：RS232通信，指令译码，配置DDS，AD数据高速缓存，电子开关状态设置等，在实践中学习起来真的比平时快很多，用到什么学什么动力更大。这个时候我主要看的数据有这几本感觉比较好：

①、《Altera FPGA/CPLD 设计（基础篇）》：讲解一些基本的FPGA设计技术，以及QuartusII中各个工具的用法（IP，RTL，SignalProbe，SignalTapII，Timing Closure Floorplan，chip Editor等），对于入门非常好。

②、《Altera FPGA/CPLD 设计（高级篇）》：讲解了一些高级工具的应用，LogicLock，时序约束很分析，设计优化，也讲述了一些硬件编程的思想，作为提高用。

③、《FPGA设计指南--器件，工具和流程》：这本书看了他的目录忍不住就买了，这本书讲述了FPGA设计的各个方面，虽然每个方面都是点到为止，但能让你有个整体的概念，了解FPGA的所有设计功能，了解FPGA开发的整个流程。

④、在这里也推荐几个学习FPGA比较好的论坛

http://www.xiexiebang.com，不过很多人一看到英语就不想看，其实上面的英文很简单，很多时候不敢看是因为对自己没信心或心静不下来看。不过官方网站上资料很多，刚开始可能会觉得资料安排的有点乱，不方便查找，以后有时间我列个资料的链接目录，整理一下，方便大家查找。

到这里，自己最FPGA的学习有一段时间了，练习了很多实例，自己也编写了不少程序，也有了一些项目经验，算是对FPGA有些了解了。在不断的学习中发现FPGA不仅可以做逻辑设计，算法设计等，还能做嵌入式开发，altera先后开发了Nios，NiosII两款FPGA的嵌入式软核，并有配套的软件，刚开始看到这些我真是心中突然豁然开朗，学习真的是无止境，又一个全新的领域摆在我面前，我决定学习NiosII，要学就要学最好。

刚开始入门是很痛苦的，嵌入式设计需要从硬件到驱动到软件全部熟悉，硬件系统问题还不是很大(以前做过单片机，DSP等MCU),处理器的架构心里还有点数，对于驱动和软件工程，刚开始学习真的很头痛。NiosII应该还算比较新的内容(应该是2004年出的)，国内的书籍不算很多，网上这方面的资料也比较零碎，所以我就开始将Altera网站上这方面的资料系统的看一边，这里推荐几本网站上的handbook：

①、Embedded Design Handbook

②、Nios II Processor Reference Handbook

③、Nios II Software Developer's Handbook

④、Quartus II Handbook, Volume 4: SOPC Builder

⑤、Quartus II Handbook, Volume 5: Embedded Peripherals

看完这些handbook，总算基本明白整个架构，软硬件设计方法，驱动的编写等，感觉自己可以编一些嵌入式的程序了，不过虽然前面做的那块ep2c5的板子支持NiosII系统，不过对于嵌入式设计来说还是显得单薄了一点，没有SDRAM，Flash这两个比较基本的模块，Ep2C5内嵌的RAM太小，程序写不大，而且每次总要绞尽脑汁优化程序代码大小，很多时候优化了后函数功能会受到限制，不利于初学者，也不利于调试。所以到这里我有产生了自己做一块Nios开发板的想法(直接买比较贵，自己做便宜，而且还能锻炼自己，一举两得)，通过借鉴其他开发板，选择自己开发板上需要包含什么模块，确定各个模块使用什么芯片，阅读各个芯片的datasheet，画出原理图并做出PCB图，这块板子我选的是Ep2c8Q208，比上一块资源又将近多了一倍，板子上还有以下模块：SDRAM，Flash，EPCS4，RS232，USB,VGA,PS2,AD,DA,LCD等，满足了一般开发板的配置要求。板子回来以后调试了四五天，(flash工作了，LCD显示了，RS232通了，USB通了，AD，DA工作了，SDRAM正常了...)，真是每天都有惊喜，每个模块都编写了NiosII软件测试程序，调试硬件的时候对软件的运行也更熟悉了。在这次调试的过程中真的学到了很多，为此专门写了好几页调试笔记，下次拿出来和大家一起分享。现在硬件平台有了，NiosII也了解的差不多了，终于可以自己编写一些规模大一点的程序了。

学FPGA的一点心得

从去年开始学FPGA,以前一直做DSP,但因为项目的需要,在一个应用中只有FPGA才能解决问题,所以硬着头皮上FPGA,又因为结项目的时间比较紧,所以主要以解决问题为目的,说真的,项目做下来写了四千多行的代码,达到了设计目标,但对FPGA学习还不够系统,也正进一步的学习中.因为我是单干,没有团队,遇到问题只能在网上找资料,其难度可想而知,幸好以前用过CPLD,有一点基础,用的编程语言是VHDL，感觉AHDL写一点小程序还可以，但做复杂程序就有点费力了（应该是我的AHDL没学好），所以在做FPGA程序时我选择了比较简单的verilog语言。

由于没人指导，所以买了一个简单的FPGA开发板，是Cyclone的，开发板就是好，送了较多学习资料，用了一个星期的时间，学习了NIOSII的基本应用，当然，我的需要就是知道如何在NIOS里控制一个信号的高低电平变化就够了，其它全是C语言的东西，主要是熟悉了Quartus的开发平台，并用NIOS程序把要实现的主要代码用C写了一遍，通过了，但速度上不去。有这些知识做铺垫后，就开始了项目的设计。

项目要求将外部高速数据（40MB/s)进行存盘，并可以将存盘的数据在适当的时候原路返回（速度不变）。所以在硬件的设计上FPGA选择了EP2C35F484C8N，外部有128M的SDRAM做为数据的缓冲。所以FPGA的主要程序集中在ATAHOST控制器（实现UDMA读写）、SDRAM控制器（大容量循环缓冲）上，当然还包括一些其它的控制，如实时时钟，USB2.0芯片控制，RS232的通信及相应的通信协

议。

硬件完成后，大部分的时间都在写程序，感觉verilog跟Ｃ差不多，就将原来写成的Ｃ代码翻译了一下，每写一段代码就测试一下。起初并不知道在Quartus里还有逻辑分析仪的功能，所以程序出了问题只能使劲的分析代码，猜想问题可能出在哪里，万不得已时才做一下仿真（后来看很多有做程序都先做仿真，仿真通过后再下载到目标板里运行测试，但到现在我的仿真关还没过），所以做得很累。我感到这样做下去到时间结点肯定结了不了项目，就找FPGA的ＱＱ群向高手们请教经验，知道了可以Quartus的逻辑分析仪来观察信号，哈哈，爽了（感谢感谢）。后面的程序找问题就容易多了，按照ATA协议、SDRAM手册、及各外围芯片手册一步步写下去，当然其中也遇到了各种各样的问题，但很快得到解决。一直到项目结束，都是用逻辑分析仪来找问题，没做过仿真（所以现在仿真关还没过）。

今年又用FPGA做了一些项目。简单说一下体会吧，归结起来就三个字：做、想、问。书读千遍，不如做一遍；看别人做百次，不如自己做一次；就是要实践。实践的动力一方面来自兴趣，别一方面来自己压力，我个人觉得后者更重要。有需求会容易形成压力，也就是说最好能在实际的项目开发中锻炼，而不是为了学习而学习。在做的过程中要多想，多想想问题出现的原因，问题解决后要多问几个为什么，这也是经验积累的过程，最好要写项目日志，把问题及原因、解决的办法都写进去。还要多问，遇到问题经历了痛苦的思索后还得不到解决就要问了，问搜索引擎，问网友，问同学同行，一篇文章、朋友们的点拨都可能帮助自己快

速解决问题。

FPGA入门心得及系列资料

不知道为什么自己每次接受一个新事物，总要花上那么长的一段时间。每个东西，总要经过从一点都不了解，到有点了知道，到最后才想知道要来学学，但每次学习时也总是走马观花。可能真的受中国的教育思想束缚的太严重了吧。以前的人读书，好像也没有什么目标，只是知道上课要认真听，考试要考好。这样就可以了。也从来没想过，我学这个到底有什么用呢。

但是上了大学后，一切都改变了。我们的学习也不再是为了考试而考试了。尤其是像我们学电子，假如仅仅是为考试的话，那你的大学完全可以过得很轻松，整天睡觉，游戏，照样可以考高分。那样毕业了，你说你的大学学习是不是等于0。到头来还是什么也不是。所以当你进入大学，当你选择了电子，就决定了你从此要为之付出。不管将来怎样，只要你朝着自己的方向走，一定会成功的。

现在说说FPGA的学习吧，或许，很多人刚接触FPGA时，可能还在为到底什么是CPLD，什么时FPGA，我到底要学习哪门语言而苦恼，不知大家是不是这样，但是我曾经就是这样，也到网上去找过，最后也终于找到了答案。因为那时身边的人都还没学过。其实CPLD，FPGA最大的区别也就是FPGA的程序必须由配置芯片经过上电后，将程序写入芯片中，也就是FPGA的内部存储器是相当于内存一样，一掉电就没了。而CPLD是像单片机一样，程序是存储存在内部中的，一上电就可以跑了。二者的功能差不多，但是FPGA的资源比CPLD更加丰富。在CPLD上可以实现的功能，在FPGA上基本都可以实现的。所以也不必去想太多什么是FPGA，CPLD了，只要弄懂了二者的内部结构就可以了。至于学什么语言吗，首先要看你们在校老师上课是用什么语言，就先那个语言吧，我们学校老师是用VHDL语言的，所以一开始我也是先学VHDL语言，而且学习资料比较多，但是在网上看到，好像公司里面用的比较多的是Verilog HDL语言，为了能看懂一些资料，现在也在学Verilog HDL语言，学习中发现，要是学过C语言的人，会发现Verilog HDL好像更加好理解。

一旦你开始了学习FPGA，那就要坚持下去，因为语言这东西，要是不一下子把它强记住，过不了两天就又忘了，书本的东西，一定要越快消化越好，这样你看别人的程序时就不会有什么语言障碍了。之后就是编写程序，模仿别人的模块，仿真实验，这步很重要，要不你就不会发现FPGA功能的强大，你也不知道到底仿真的结果和实际是不是有差别。当你成功时，你一定会感到成功的喜悦。

当你基本的程序都看得懂时，有完整地编个程序，而且在硬件上实验过时，那么祝贺你入门了，之后的道路就是不断的实践，跟学习单片机一样，只有不断的学习，不断的做东西，你的编程能力才会提高。

以上仅仅为作者本人的一点观点，本人现在还是一个电子白菜，只是苦于自己学习电子找不到捷径，不想还有更多的人跟我一样，在电子的道路中不断摸索，不断徘徊。

看过一个高手对FPGA的认识，自己对FPGA未来的发展更是看好，鉴定了学好的决心，FPGA在电子开发工作中已经上升到数字系统核心处理器，尽快掌握FPGA开发技术显得非常迫切。总结了一下: 传统的开发方式：一半固定，硬件CPU是不可编程的，另一半灵活是可编程的软件

FPGA新开发形式：两个部分都是可编程了，FPGA，它代表的就是硬件的编程。这两部分都可编程的一个结合点就是FPGA上的软核。另外可以根据需要通过外部单片机把合适的应用bit流写入到FPGA内，从而完成根据功能需要变更硬件。硬件可重构！

使计算机的能力越来越强，方法一:通过提高工艺来提高工作频率；方法二：通过优化系统体系，并行！

新学习思想: FPGA设计有点象围棋：易学难精 带着问题学习是最有效率的

时序性能的调整提高是FPGA开发能力的标志

多看书，但要注意，书当做字典，不是所有地方都去看。

目前，在FPGA上有三种类型开发方法和应用方向：a、逻辑类应用 b、软核类应用 c、DSP类应用。逻辑类应用我们接触的最早，也是FPGA最初的应用领域，大的应用上，一些数字IC设计可以在FPGA做前期的功能验证，在通信领域，FPGA做信号的编解码等等，小的应用上我们做的最多的实际是CPLD，完成信号的变换控制等等。软核应用是前几年才兴起，现在热门的开发应用方法，在原本需要FPGA结合CPU的地方有成本和灵活性优势。

FPGA的DSP应用是非常有潜力的，性能优势非常明显。开发方法是用Matlab的simulink中嵌入厂商的开发工具包，算法验证在Matlab simulink工具下完成，在开发工具包的支持下生成HDL模块或者直接生成FPGA下载配置文件，这个方向是FPGA应用最有挑战能力领域。Mathworks公司不久前也推出了独立于FPGA厂商的Simulink HDL Coder工具，使的Matlab在数字系统设计领域迈出了坚实的一步，把Simulink 模型和Stateflow框图生成位真（Bit-Ture）、周期精确（Cycle-Accurate）、可综合的Verilog和VHDL代码，为Matlab simulink用户提供了通往FPGA设计实现的直接通道。

看过很多FPGA相关的书，其中内容重复的不少，要看就看经典的。这些是从众多书中挑出来自己认为不错的书，望初学者能节省时间，重点阅读：

《verilog 数字系统设计教程》:：针对初学者学习Verilog HDL硬件描述语言，语言是基础，首先要能建立一个语言与硬件对应起来的观念，不能按照C语言的套路。打好基础很重要。

《Altera FPGA/CPLD 设计（基础篇）》：介绍FPGA的基本概念，和QuartusII中软件的基本使用，包括一些内部自带工具软件使用。还有仿真软件ModelSim。

《Altera FPGA/CPLD 设计（高级篇）》：讲解一些高级应用，涉及到FPGA开发，高级调试要用到的，比如时序约束，LogicLock等。

《Nios II软件架构解析》：对Nios软核的低层的东西，比如中断、复位，HAL（硬件抽象层）、外设驱动进行横向解析，对Nios II IDE中的使用设置，软件开发技巧等进行纵向解析。

《FPGA应用开发实战技巧精粹》：都是技巧，难得！

《NiosII嵌入式软核SOPC设计原理及应用》：（就是全面）Nios II体系，Avalon总线，Nios II外设，SOPC硬件系统开发，软件开发等进行讲解。

刚才开始接触逻辑设计很多人会觉得很简单：因为verilog的语法不多，半天就可以把书看完了。但是很快许多人就发现这个想法是错误的，他们经常埋怨综合器怎么和自己的想法差别这么大：它竟然连用for循环写的一个计数器都不认识！

相信上一段的经历大部分人都曾有，原因是做逻辑设计的思维和做软件的很不相同，我们需要从电路的角度去考虑问题。

在这个过程中首先要明白的是软件设计和逻辑设计的不同，并理解什么是硬件意识。

软件代码的执行是一个顺序的过程，编绎以后的机器码放在存储器里，等着CPU一条一条的取指并执行；因此软件设计中经常会带有顺序处理的思维。而逻辑设计则不同，我们设计的是数字电路，它是由很多很多的与非门及D触发器构成的，上电之后所有与非门和D触发器都同时工作，不会因为A触发器的代码描述在B触发器之前A触发器就是先工作，事实上，RTL级代码的代码先后顺序在综合成网表文件后这种顺序就消失了，取代的是基本逻辑电路之间的互联关系描述；因此逻辑设计需要的是一种并发的思维，我们也需要用并发的思维去考虑电路的设计。

当然，我们设计的电路功能一般都有先后顺序的关系，如果这种顺序不能通过代码的先后顺序来实现，那么要怎么完成这一功能呢？在逻辑设计中，我们所说的先后顺序都是基于时间轴来实现：它的承载体就是时序逻辑，也就是那些触发器。

硬件意识的东西网上谈论的已经很多，这里就不再多说了。

其次就是要熟悉基本电路的设计。

基本的电路不是很多，也就是D触发器、计数器、移位寄存器、状态机、多路选择器、译码器等几种，所有复杂的电路都可由这些基本的电路构成。高手水平高的体现并不是他能写出一些很奇特的电路，相反，水平高是体现在他们总能将复杂的电路用这些很朴素的基本电路去描述。甚至，你会发现他们的代码基本上是由if...else、case这些语句构成的，朴素的让你觉得奇怪。

我认为，初学者在入门的时候，对于基本电路的设计应该固定化、标准化，每种电路该用什么样的代码描述，应该要固定、统一，尽量少一些花哨的东西。说来这里我举个例子。

以前有几个朋友因为仿真有问题请我帮忙找问题。他们的代码写的很乱，出现了很多种稀奇古怪的电路，一看头都大了，只好建议他们按照标准的电路重新写下代码。结果过了半天，他们就和我说问题不见了。

所以，高手们喜欢用简单的代码是有道理的，电路的标准化和规范化可以减少许多稀奇古怪的问题，问题少了他们也就能在别人加班的时候回家多睡回觉，呵呵。总之，简单的、朴素的就是最好的。

最后是代码的规范化。代码规范主要是代码书写、命名等规范。比如不能用TAB键空格、低电平有效信号命名时加_n(如rst_n等)、每行只能写一行代码等。这些东西网上也很多，这里只是强烈建议大家要严格遵守，像华为等公司如果代码不规范的话肯定是要打回去重写的。入门

结合一两个小项目把上面所说的事情都做好后，差不多就可以进入入门的阶段了（要求稍微严格了一点点，呵呵）。

入门阶段要学的有：设计时序；理解约束的原理及如何加约束。

先谈谈设计时序。

设计时序是进行逻辑设计的基本要求：时序是设计出来的，不是仿出来的，更不是凑出来的。

很多人在做逻辑设计时喜欢一上来就狂写代码，写到一半后发现信号间的时序出问题了，只好推倒重来；好不容易反复了几次之后，通过仿真软件看了下，差不多要对了，于是再凑一下时序，竟然对了！但这个做法除了设计周期长外，代码的质量也难以保证，往往存在很多冗余的逻辑，甚至有一些隐藏着较深的bug。

为什么会出现上面的问题呢？因为我们设计的是数字逻辑，而信号之间的逻辑关系往往是比较复杂的，在内部信号很多的情况下，仅凭拍下脑袋就写代码肯定是不能理清楚它们之前的复杂的关系，所以出错在所难免。

正确的做法是我们要先对整个设计有一些规划--时时刻刻都要有设计时序的思想。设计时序最重要的是做好方案，这里说的方案绝不是只是摆几个框图在那里。我们在做设计的时候需要做总体设计方案、逻辑详细设计方案。这两种方案包括了很多东西，逻辑总体方案主要是一级模块的划分及接口时序的定义，而逻辑详细方案就是代码的文字及图形描述！

对于入门者来说，接触的比较多的是逻辑详细设计方案。在这一级别的方案中，我们是要求的是至少要做到模块内部所有关键信号的时序都要先设计好，这里讲的设计时序主要就是画波形图，在一个操作周期内每个信号在每一个时钟周期该是什么样子就画成什么样子。

第五篇：FPGA抢答器设计报告

Vb开办上海电力学院

课程设计报告

信息工程系

抢答器设计报告

一、设计目的：

本课程的授课对象是电子科学与技术专业本科生，是电子类专业的一门重要的实践课程，是理论与实践相结合的重要环节。

本课程有助于培养学生的数字电路设计方法、掌握模块划分、工程设计思想与电路调试能力，为以后从事各种电路设计、制作与调试工作打下坚实的基础

二、实验器材和工具软件：

PC机一台、QuartusII软件、DE2板。

三、设计内容：

(1)抢答器可容纳四组12位选手，每组设置三个抢答按钮供选手使

用。

(2)电路具有第一抢答信号的鉴别和锁存功能。在主持人将系统复位并发出抢答指令后，蜂鸣器提示抢答开始，时显示器显示初始时间并开始倒计时，若参赛选手按抢答按钮，则该组指示灯亮并用组别显示器显示选手的组别，同时蜂鸣器发出“嘀嘟”的双音频声。此时，电路具备自锁功能，使其它抢答按钮不起作用。

(3)如果无人抢答，计时器倒计时到零，蜂鸣器有抢答失败提示，主持人可以按复位键，开始新一轮的抢答。

(4)设置犯规功能。选手在主持人按开始键之前抢答，则认为犯规，犯规指示灯亮和显示出犯规组号，且蜂鸣器报警，主持人可以终止抢答执行相应惩罚。

(5)抢答器设置抢答时间选择功能。为适应多种抢答需要，系统设有10秒、15秒、20秒和3O秒四种抢答时间选择功能。

四、设计具体步骤：

首先把系统划分为组别判断电路模块groupslct，犯规判别与抢答信号判别电路模块fgqd，分频电路模块fpq1，倒计时控制电路模块djs，显示时间译码电路模块num_7seg模块，组别显示模块showgroup模块这六个模块，各模块设计完成后，用电路原理图方法将各模块连接构成系统。

各模块功能及代码：

1、组别判别模块

（1）功能：可容纳四组12位选手，每组设置三个抢答按钮供选手使用。若参赛选手按抢答按钮，则输出选手的组别。此时，电路具

signal rst : std_logic;begin

h<=“0000” when(a=“000” and b=“000” and c=“000” and d=“000”)else

“0001” when(a/=“000” and b=“000” and c=“000” and d=“000”)else

“0010” when(a=“000” and b/=“000” and c=“000” and d=“000”)else

“0100” when(a=“000” and b=“000” and c/=“000” and d=“000”)else

“1000” when(a=“000” and b=“000” and c=“000” and d/=“000”)else

“0000”;process

begin

wait on clock until rising_edge(clock);

if clr='1' then

rst<='1';

g<=“0000”;

end if;

if h/=“0000” then

if rst='1' then

g<=h;

rst<='0';

end if;

end if;

end process;

end behave_groupslct;

2、犯规判别与抢答信号判别模块

（1）功能：若参赛选手在主持人按开始键之后按抢答按钮，则使该组指示灯亮并输出选手的组别，同时蜂鸣器发出响声。

选手在主持人按开始键之前抢答，则认为犯规，犯规指示灯亮并输出犯规组号，且蜂鸣器报警。

（2）原理：c[3..0]接组别判别模块的g[3..0]，即此时c为按键组别的信息。go接主持人的“开始”按键。由于无论是在正常情况还是犯规情况下按下按键，都必须显示按键的组别且蜂鸣器响，所以将c的值给hex以输出按键组别，且在有按键按下（c/=“0000”）时输出fm为‘1’，否则为‘0’。若在开始之前有按键按下时，即go='0'且c/=“0000”，输出ledfg为‘1’，否则为‘0’。若在开始之后有按键按下，将c的值给led，使该组指示灯亮，开始之前led输出“0000”。

（3）程序代码：

library ieee;

use ieee.std_logic_1164.all;

entity fgqd is port（c:in std_logic_vector(3 downto 0);

go:in std_logic;

hex:out std_logic_vector(3 downto 0);

led:out std_logic_vector(3 downto 0);

ledfg,fm:out std_logic);

end fgqd;

architecture behave_fgqd of fgqd is begin);end djs;

architecture behave_djs of djs is begin

process(clock,aclr,s)

begin

if(aclr='1')then

if(s=“00”)then

q<=“01010”;

elsif(s=“01”)then

q<=“01111”;

elsif(s=“10”)then

q<=“10100”;

else

q<=“11110”;

end if;

else

if rising_edge(clock)then

if en='1' then

q<=q-1;

if(q=“00000” and grpsl=“0000”)then

time0<='1';

else

time0<='0';

end if;

end if;

end if;

end if;

end process;end behave_djs;

4、分频器模块

（1）功能：实现50MHz—1Hz的分频，为倒计时模块提供时钟。

（2）程序代码

library ieee;

use ieee.std_logic_1164.all;

entity fpq1 is port（clkin :in std_logic;

clkout:out std_logic);end fpq1;

architecture behave_fpq1 of fpq1 is constant N: Integer:=24999999;signal Counter:Integer RANGE 0 TO N;signal Clk: Std_Logic;begin

process(clkin)

begin

if rising_edge(clkin)then--每计到N个（0~n-1）上升沿，输出信号翻转一次

if Counter=N then

Counter<=0;

Clk<=NOT Clk;

else

Counter<= Counter+1;

end if;

end if;

end process;clkout<= Clk;end behave_fpq1;

5、时间显示译码器

（1）功能：将时间信息在7段数码管上显示。

（2）程序代码

library ieee;

use ieee.std_logic_1164.all;

entity num_7seg is port（c:in std_logic_vector(4 downto 0);

hex:out std_logic_vector(13 downto 0));

end num_7seg;

architecture behave_num_7seg of num_7seg is begin

with c(4 downto 0)select

hex<= “10000001000000” when “00000” ,--“0”

“10000001111001” when “00001” ,--“1”

“10000000100100” when “00010” ,--“2”

“10000000110000” when “00011” ,--“3”

“10000000011001” when “00100” ,--“4”

“10000000010010” when “00101” ,--“5”

“10000000000010” when “00110” ,--“6”

“10000001111000” when “00111” ,--“7”

“10000000000000” when “01000” ,--“8”

“10000000010000” when “01001” ,--“9”

“11110011000000” when “01010” ,--“10”

“11110011111001” when “01011” ,--“11”

“11110010100100” when “01100” ,--“12”

“11110010110000” when “01101” ,--“13”

“11110010011001” when “01110” ,--“14”

“11110010010010” when “01111” ,--“15”

“11110010000010” when “10000” ,--“16”

“11110011111000” when “10001” ,--“17”

“11110010000000” when “10010” ,--“18”

“11110010010000” when “10011” ,--“19”

“01001001000000” when “10100” ,--“20”

“01001001111001” when “10101” ,--“21”

“01001000100100” when “10110” ,--“22”

“01001000110000” when “10111” ,--“23”

“01001000011001” when “11000” ,--“24”

“01001000010010” when “11001” ,--“25”

“01001000000010” when “11010” ,--“26”

“01001001111000” when “11011” ,--“27”

来。然后就是将选出的组别锁存。将按下按键的组别赋给一内部信号“h”（没有按键按下时h=“0000”），当复位键按下时（clr=‘1’）输出g=“0000”并且将另一内部信号rst置1。当复位后（rst=‘1’）有按键按下时将h的值给输出信号g，并且将标志信号rst清零。这样就实现最快按键组别锁存功能。

六、心得体会

通过此次设计，我掌握了数字电路的设计方法，尤其是模块划分、工程设计思想与电路调试能力，都有了一定的提高。为以后从事各种电路设计、制作与调试工作打下坚实的基础。