第一篇：EDA课程设计 多路彩灯设计
多路彩灯控制器的设计
O 引言
硬件描述语言(HDL)是相对于一般的计算机软件语言如C，Pascal而言的。HDL是用于设计硬件电子系统的计算机语言，它描述电子系统的逻辑功能、电路结构和连接方式。设计者可以利用HDL程序来描述所希望的电路系统，规定其结构特征和电路的行为方式，然后利用综合器和适配器将此程序变成能控制FPGA和CPLD内部结构，并实现相应逻辑功能的门级或更底层的结构网表文件和下载文件。VHDL(VeryHigh Speed Integrated Circuit Hardware descriptionLangtuage)主要用于描述数字系统的结构、行为、功能和接口。与其他的HDL语言相比，VHDL具有更强的行为描述能力，从而决定了它成为系统设计领域最佳的硬件描述语言。强大的行为描述能力是避开具体的器件结构。从逻辑行为上描述和设计大规模电子系统的重要保证。在文献中作者从不同的角度阐述了EDA技术的应用，它具有功能强大、描述能力强、可移植性好、研制周期短、成本低等特点，即使设计者不懂硬件的结构，也能进行独立的设计。本文以Alter公司提供的Max+PlusⅡ为平台，设计一个可变速的彩灯控制器，可以在不修改硬件电路的基础上，仅通过更改软件就能实现任意修改花型的编程控制方案，实现控制16只LED以6种花型和两种速度循环变化显示，而且设计非常方便，设计的电路保密性。
（一）实验目的
1． 进一步掌握数字电路课程所学的理论知识。
2． 了解数字电路设计的基本思想和方法，学会科学分析和解决问题。3． 熟悉几种常用集成数字芯片，并掌握其工作原理，进一步学会使用其进行电路设计。
4.培养认真严谨的工作作风和实事求是的工作态度
一、设计任务与要求
（1）要有多种花形变花。
（2）多路花形可以自动变换循环往复。（3）彩灯变幻的快慢接拍可以选择。（4）具有清零开关。
二、总体框图
（一）设计思路
用VHDL进行设计，首先应该理解，VHDL语言是一种全方位硬件描述语言，包括系统行为级，寄存器传输级和逻辑门级多个设计层次。应充分利用VHDL“自顶向下”的设计优点以及层次化的设计概念，层次概念对于设计复杂的数字系统是非常有用的，它使得我们可以从简单的单元入手，逐渐构成庞大而复杂的系统。首先应进行系统模块的划分，规定每一个模块的功能以及各模块之间的接口，最终设计方案分为三大模块：16路花样彩灯显示器、时序控制器、整个电路系统，从而达到控制彩灯闪烁速度的快慢和花型的的变换。1.自动控制多路彩灯按预设的花型进行变换；
2、花型种类不少于三种，花型自拟； 3.分别用快慢两种节拍实现花型变换。4.选择：用可编辑逻辑器件实现。
(二)总体方案的设计
根据题目实际要求，经过分析与思考，拟定以下两种方案：
方案一：总体分为三个模块。第一块实现花形的演示，第二块实现花形的控制及节拍控制；第三块实现时钟信号的产生。
方案二：整体电路分为四块。第一块实现花形的演示；第二块实现花形的控制；第三块实现节拍控制；第四块实现信号产生。
方案三：有三个模块，第一个模块是时钟控制模块，第二块是花形控制模块，第三块是整体模块。
（三）总体设计的选择
三种方案比较发现，第三种方案相对简单。这样设计其优点在于：设计思想比较简单，元件种类使用较少，且易于连接电路。基于以上原因，加上短时间内完成课程设计，我选择了连线少的，易于连接和调试的方案。
（四）总体设计的选择 1 设计原理
时序控制电路SXKZ根据输入信号CKL_IN，CLR，CHOSE_KEY产生符合一定要求的、供显示控制电路ＸＳＫＺ使用的控制时钟信号，而显示控制电路XSKZ则根据时序控制电路SXKZ输入的控制时钟信号，输出６种花形循环变化的、控制１６路彩灯工作的控制信号，这些控制信号加上驱动电路一起控制彩灯工作。2系统设计方案
根据系统设计方案要求可知，整个系统共三个输入信号：控制彩灯节拍快慢的基准时钟信号CLK_IN，系统清零信号CLK，彩灯节拍快慢选择开关CHOSE_KEY：共有16个输出信号LED【15..0】，分别控制16路彩灯。
我们可将整个彩灯控制器CDKZQ分为两大部分：时序控制电路SXKZ和显示控制电路XSKZ，整个系统的组成原理如下图。
三、选择器件
16X16LED显示
EPI１２版上SW【０】拨码 ＣＬＫ１p
四、功能模块
（一）时序控制电路的ＶＨＤＬ源程序 ――SXKZ。ＶＨＤＨ library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity sxkz is
port(chose_key:in std_logic;
clk_in:in std_logic;
clr:in std_logic;
clk:out std_logic);end entity sxkz;architecture art of sxkz is
signal cllk:std_logic;
begin
process(clk_in,clr,chose_key)is
variable temp:std_logic_vector(2 downto 0);
begin
if clr='0'then ――当CLK＝＇0＇时清零，否则正常工作
cllk<='0';temp:=“000”;
elsif rising_edge(clk_in)then
if chose_key='1'then
if temp=“011”then
temp:=“000”;
cllk<=not cllk;
else
temp:=temp+'1';
end if;--当CHOSE_KEY=’1’产生基准时钟频率的1/4的时钟信号，否则产生基准时钟--频率的1/8的时钟信号
else
if temp=“111”then
temp:=“000”;
cllk<=not cllk;
else
temp:=temp+'1';
end if;
end if;
end if;end process;clk<=cllk;end architecture art;
时序控制电路SXKZ的仿真图如下；
时序控制电路SXKZ的功能是，用CHOSE_KEY控制输入信号CKL_IN的快慢节拍。而CLR是控制开关。
（二）显示控制电路的ＶＨＤＬ源程序--XSKZ.VHDL library ieee;use ieee.std_logic_1164.all;entity xskz is
port(clk:in std_logic;
clr:in std_logic;
led:out std_logic_vector(15 downto 0));end entity xskz;architecture art of xskz is
type state is(s0,s1,s2,s3,s4,s5,s6);
signal current_state:state;
signal flower:std_logic_vector(15 downto 0);
begin
process(clr,clk)is
constant f1:std_logic_vector(15 downto 0):=“***1”;
constant f2:std_logic_vector(15 downto 0):=“***0”;
constant f3:std_logic_vector(15 downto 0):=“***1”;
constant f4:std_logic_vector(15 downto 0):=“***0”;
constant f5:std_logic_vector(15 downto 0):=“***1”;constant f6:std_logic_vector(15 downto 0):=“***1”;--六种花形的定义
begin
if clr='1'then
current_state<=s0;
elsif rising_edge(clk)then
case current_state is
when s0=>
flower<=“***0”;
current_state<=s1;
when s1=>
flower<=f1;
current_state<=s2;
when s2=>
flower<=f2;
current_state<=s3;
when s3=>
flower<=f3;
current_state<=s4;
when s4=>
flower<=f4;
current_state<=s5;
when s5=>
flower<=f5;
current_state<=s6;
when s6=>
flower<=f6;
current_state<=s1;
end case;
end if;
end process;
led<=flower;end architecture art;
显示控制电路XSKZ的仿真图如下；
显示控制电路XSKZ的功能是控制花形的。
（三）整个电路系统的VHDL源程序--CDKZQ.VHDL library ieee;use ieee.std_logic_1164.all;entity cdkzq is
port(chose_key:in std_logic;
clk_in:in std_logic;
clr:in std_logic;
VGA: OUT STD_LOGIC_VECTOR(3 DOWNTO 0);
led:out std_logic_vector(15 downto 0));end entity cdkzq;architecture art of cdkzq is
component sxkz is
port(chose_key:in std_logic;
clk_in:in std_logic;
clr:in std_logic;
clk:out std_logic);
end component sxkz;
component xskz is
port(clk:in std_logic;
clr:in std_logic;
led:out std_logic_vector(15 downto 0));
end component xskz;
signal s1:std_logic;
begin
VGA<=“0110”;
u1:sxkz port map(chose_key,clk_in,clr,s1);
u2:xskz port map(s1,clr,led);end architecture art;
整个电路CDKZQ系统的仿真图如下；
整个电路CDKZQ系统是把SXKZ与XSKZ综合成一个电路。
五、总体设计电路图
花形变化***1——***0——***1——***0——***1——***1——***1循环变化如下图所示：第一个花形；
第二个花形；
第三个花形；
第四个花形；
第五个花型；
第六个花形；
六、分析与总结
用VHDL进行设计，首先应该理解，VHDL语言是一种全方位硬件描述语言，包括系统行为级，寄存器传输级和逻辑门级多个设计层次。应充分利用VHDH“自顶向下”的设计优点以及层次化的设计概念，层次概念对于设计复杂的数字系统是非常有用的。它使的我们可以从简单的单元入手，逐渐构成庞大而复杂的系统。通过使用EDA编程既方便又快捷的实现了程序本次设计的程序已经在硬件系统上得到了验证，实验表明，此设计方法能够满足多种不同花样彩灯的变化要求。并且该方法便于扩展不同变化模式的彩灯花样。
电子技术课程设计是配合电子技术基础课程与实验教学的一个非常重要的教学环节。他不但能巩固我们以所学的电子技术的理论知识，而且能提高我们的电子电路设计水平，还能加强我们综合分析问题和解决问题的能力。进一步培养我们的实验技能和动手能力，启发我们的创新思维。
使用VHDL语言设计电路，思路简单，功能明了。使用Max+PlusⅡ设计电路不仅可以进行逻辑仿真，还可以进行时序仿真，使用PLD不仅省去了电路制作的麻烦，还可以反复进行硬件的实验，非常方便地修改设计，且设计的电路的保密性强。总之，采用EDA技术使得复杂的电子系统的设计变的简单易行，提高了设计的效率。在电子电路设计领域中，电子设计自动化(EDA)工具已成为主要的设计手段，而VHDL语言则是EDA的关键技术之一，它采用自顶向下的设计方法，即从系统总体要求出发，自上至下地将设计任务分解为不同的功能模块，最后将各功能模块连接形成顶层模块，完成系统硬件的整体设计。本文介绍了基于EDA技的多路彩灯控制器的设计与分析
七、心得体会
本次课程实习我虽然用了两个星期的时间就全部做完，但整个过程我都认真的完成了，而且从中收获很多。可以总结为以下的几点： 1，对EDA知识的巩固与提高
这次课程设计主要是运用VHDH设计的一些相关知识，在整个实习过程中，都离不开对EDA课程知识的再学习。我在最开始，就先将实习用到的知识通过翻阅数电书回顾了一遍（这也是对这门课的复习，给以后的复习备考减少了很多负担），这样的回顾让我对知识的理解更加透彻，对后来的快速设计起了很好的铺垫作用。
2，学会了理论联系实际
课程设计，通过选择的题目，根据要求，运用所学知识将其付诸实践来完成。这并不是在课堂上的单纯听懂，或者课后看书过程中的深入理解，这需要的是一种理论联系实践的能力。理论知识往往都是在一些理想状态下的假设论，而实际的动手操作则完全不同，需要考虑实际中的很多问题。有些知识在理论上可能完全没错但到了实际中则不然。比如在动笔做题时我们是不用考虑导线的电阻的，但在实际中，导线电阻有时是会带来时延造成花型变化的错乱，所以我们应尽量在连接电路时选择最短路径。
3，学会了如何运用电路板、芯片、导线等组装各种功能的电路；
虽然这不是第一次用电路板，因为之前的课内实验也用过，但当时的运用也只是插些导线和电阻电容之类的，用了电路板的很小部分。这次的实习中应用了整块板子，实习后对电路板的组成完全了解了，并能熟练运用。实习中通过对电路的连接也懂得了如何通过设计的分析对所连电路的整体布局，如何更好的设计模块将它放在最合适的位置。一个完美的作品不仅要能很好的完成要求实现功能，还要在感官上给人美的享受。所以站在美的角度对自己的电路进行改良是很必要的。
4，和同学的互相协作共同进步
在实习中经常会遇到一些自己可能暂时无法想明白的问题，请教同学或老师是很好的做法，节省时间也会从别人上上学到更多。在设计时和同学相互交流各自的想法也是很重要的，不同的人对问题的看法总有差异，我们可以从交流中获得不同的idea，其他人的设计一定有比你出色的地方，很好的借鉴，并在大家的商讨中选择最优方案最终一定会得到最好的设计方法。5，其他
课程实习设计是开端，设计是关键，测试是必须。所以实现过程中不仅要求对知识的掌握要足够准确与精通，更要有绝对的耐心与细心。设计模块电路时一定按照自己的设计图仔细设计这会对后面的测试起到很好的铺垫作用。在后面查错时就不用花费精力在检查上，可以给减少很多后续工作。我在这次的实习中其实也有连错线的时候，但我很快检查出来调整了电路，结果测试电路后花型显示完全正确。没有费太多的功夫在检查电路上
通过这次课程设计使我懂得了理论与实际相结合是很重要的，只有理论知识是远远不够的，只有把所学的理论知识与实践相结合起来，从理论中得出结论，才能真正为社会服务，从而提高自己的实际动手能力和独立思考的能力。在设计的过程中遇到问题，可以说得是困难重重，这毕竟第一次做的，难免会遇到过各种各样的问题，同时在设计的过程中发现了自己的不足之处，对以前所学过的知识理解得不够深刻，掌握得不够牢固，最好的办法就是问别人，因为每个人掌握情况不一样，不可能做到处处都懂，发挥群众的力量，复杂的事情就会变得很简单。这一点我深有体会，在很多时候，我遇到的困难或许别人之前就已遇到，向他们请教远比自己在那冥思苦想来得快。通过这次彩灯设计之后，让我学到了很多，不仅是巩固了先前学的模电、数电的理论知识，而且也培养展。
在这次的课程设计里深入的接触了运用电子集成元器件制作多路彩灯的过程，并和同学一起讨论用软件制作出了这一个多路彩灯控制系统。正所谓“纸上谈兵终觉浅，觉知此事要躬行。”学习任何知识，仅从理论上去求知，而不去实践的
第二篇：EDA课程设计彩灯控制器
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1设计目的
熟练掌握EDA技术利用计算机方面的课程解决专业课程方面点具体问题，达到解决问题，完成课程设计任务，培养实践的目的。
2设计要求和任务
利用所学的EDA设计方法设计彩灯控制器，熟练使用使用QUARTUSII应用软件，进一步学习使用VHDL语言、原理图等EDA设计方法进行综合题目的方法。
功能要求: 1.要有多种花型变化(至少4种).2.多种花型可以自动变换，循环往复.3.彩灯变换的快慢节拍可以选择.4.具有清零开关.总体设计思路及原理描述
3.1功能描述
在电路中以 1 代表灯亮,以 0 代表灯灭,由 0,1按不同的规律组合代表不同的灯光图案,同时使其选择不同的频率,从而实现多种图案多种频率的花样功能显示。在该电路中只需简单的修改程序就可以灵活地调整彩灯图案和变化方式。下面就以一个十六路彩灯控制系统的实现为例进行简单说明。此十六路彩灯控制系统设定有六种花样变化 ,这六种花样可以进行自动切换 ,并且每种花样可以选择不同的频率。
3.2设计原理
用VHDL进行设计 ,首先应该了解 ,VHDL语言一种全方位硬件描述语言 ,包括系统行为级 ,寄存传输级和逻辑门级多个设计层次。应充分利用DL “自顶向下” 的设计优点以及层次化的设计概层次概念对于设计复杂的数字系统是非常
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有用它使得人们可以从简单的单元入手 ,逐渐构成庞大而复杂的系统。首先应进行系统模块的划分 ,规定每一模块的功能以及各个模块之间的接口。最终设计方案为:以一个十六路彩灯花样控制器、一个四频率输出分频器 ,一个四选一控制器和一个时间选择器总共四部分来完成设计。四选一控制器从分频器选择不同频率的时钟信号输送到彩灯花样控制器 ,从而达到控制彩灯闪烁速度的快慢 ,时间选择器控制每种速度维持的时间长短。整个十六路彩灯控制系统设计的模块图如图 1所示
图一
4分层次方案设计及代码描述
4.1子模块及其功能
本次设计分为四个子模块 ,即十六路彩灯花样控制器、四频率输出分频器 ,四选一控制器和时间选择器 ,其子模块及其功能如下: 2
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4.1.1四频率输出分频器
在本次设计中 ,设计了六种花样 ,要求这六种花样以不同的频率显示 ,而只有一个输入的时钟信号 ,所以对所输入的时钟信号进行 2 分频 ,4 分频 ,8分频 ,16分频 ,得到四种频率信号 ,CLKDIV模块用来完成此功能。
4.1.2时间选择器
时间选择器实际上是两个分频器 ,其中一个频率是另一个频率的两倍。本来这两个分频器是可以在上述的四频率输出器中实现的 ,但为了方便地为四选一控制器提供不同的时间选择条件 ,就将这两个分频器独立开来。这两个输出的时钟信号组合起来就可以为四选一控制器提供 00,01,10,11 四个时间选择条件 ,如
下图三所示。
图二
4.1.3四选一控制器
四选一控制器功能是从分频器中选择不同频率的时钟信号送给彩灯控制器 ,实现彩灯闪烁的频率变化。
4.1.4彩灯控制器
彩灯控制电路是整个设计的核心 ,它负责整个设计的输出效果即各种彩灯图案的样式变化。该程序充分地说明了用 VHDL设计电路的 “弹” 性 ,即可通过改变程序中输出变量 Q 的位数来改变彩灯的数目。其中 ,P1进程对灯闪的速度控制有两种方式可改变灯闪的速度:一是改变外部时钟的赋值 ,二是改变信号U 的位数。P2进程能进行彩灯的图案控制 ,改变 s的位数即可改变要控制图案的数目 ,改变输出变量 Q 的组合即可变幻彩灯图案。
最后 ,当各个模块均完成上述操作之后 ,即可利用MAXPLUS2的原理图输
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入 ,调用各个元器件(底层文件),以原理图的形式形成最后的十六路彩灯显示系统(顶层文件),并且进行仿真。仿真通过 ,即可下载到指定的 CPLD芯片里面 ,并进行实际连线 ,进行最后的硬件测试。当然 ,可以将各个模块所生成的元件符号存放在元件库中 ,用以被其它人或其它的设计所重复调用 ,以简化后面的设计。
4.2 代码描述
4.2.1 时序控制电路部分
程序如下： library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;use ieee.std_logic_arith.all;entity timecontrol is--定义实体 port(clk: in std_logic;--时钟信号 clr: in std_logic;--复位信号 opt: in std_logic;--快慢控制信号 clkout: out std_logic--输出时钟信号);end timecontrol;architecture one of timecontrol is signal clk_tmp: std_logic;signal counter: std_logic_vector(1 downto 0);--定义计数器 begin process(clk,clr,opt)begin 4
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if clr='0' then--清零 clk_tmp<='0';counter<=“00”;elsif clk'event and clk='1' then if opt='0' then--四分频 if counter=“01” then counter<=“00”;clk_tmp<=not clk_tmp;else counter<=counter+'1';end if;else--八分频 if counter=“11” then counter<=“00”;clk_tmp<=not clk_tmp;else counter<=counter+'1';end if;end if;end if;end process;clkout<=clk_tmp;--输出分频后的信号 end architecture one；
4.2.2显示控制电路部分
程序如下： library ieee;use ieee.std_logic_1164.all;
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entity showcontrol is port(clk: in std_logic;--输入时钟信号 clr: in std_logic;--复位信号
led: out std_logic_vector(15 downto 0));--彩灯输出
end showcontrol;architecture one1 of showcontrol is type states is--状态机状态列举(s0,s1,s2,s3,s4,s5,s6,s7,s8,s9,s10,s11,s12,s13,s14,s15);signal state: states;begin process(clk,clr)begin
if clr='0'then state<=s0;led<=“***0”;elsif clk'event and clk='1'then case state is when s0=>state<=s1;led<= “***1”;when s1=> state<=s2;led<=“***1”;when s2=> state<=s3;led<=“***0”;when s3=> state<=s4;led<=“***1”;when s4=> state<=s5;6
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led<=“***0”;when s5=>state<=s6;led<=“***1”;when s6=>state<=s7;led<=“***0”;when s7=>state<=s8;led<=“***1”;when s8=>state<=s9;led<=“***0”;when s9=>state<=s10;led<=“***1”;when s10=>state<=s11;led<=“***0”;when s11=>state<=s12;led<=“***1”;when s12=>state<=s13;led<=“***0”;when s13=>state<=s14;led<=“***1”;when s14=>state<=s15;led<=“***0”;when s15=>state<=s0;led<=“***1”;when others=>null;end case;end if;end process;end architecture one1;
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4.2.3顶层电路部分
程序如下：
library ieee;use ieee.std_logic_1164.all;entity root is port(clk: in std_logic;clr: in std_logic;opt:in std_logic;led: out std_logic_vector(15 downto 0));--八路彩灯输出 end colorled;architecture one3 of root is component timecontrol is--定义元件：时序控制电路 port(clk: in std_logic;clr: in std_logic;opt:in std_logic;clkout: out std_logic);end component timecontrol;component showcontrol is--定义元件：显示电路
port(clk: in std_logic;clr: in std_logic;led: out std_logic_vector(15 downto 0));end component showcontrol;signal clk_tmp: std_logic;begin u1: timecontrol port map(clk=>clk,clr=>clr,opt=>opt,clkout=>clk_tmp）；--例化时序控制模块
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u2: showcontrol port map(clk=>clk_tmp,clr=>clr,led=>led);--例化显示电路模块 end architecture one3;
5各模块的时序仿真图
5.1时序控制电路timecontrol的仿真图如下：
图三
功能：时序控制电路metronome的功能是，用OPT控制输入信号CKL_IN的快慢节拍。而CLR是控制开关。且从图中可以看出，当复位信号为高电平时，电路时钟输出清零，当快慢信号OPT为低电平时，时序控制电路四分频起作用，当快慢信号OPT为高电平时，时序控制电路八分频起作用，仿真结果符合电路要求。
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5.2 显示控制电路showcontrol的仿真图如下：
图四
功能：显示控制电路showcontrol的功能是控制花形的。且从图中可以看出，当复位信号有效时彩灯输出为零，否则，显示电路在十六种不同状态间转换。
5.3 顶层电路root系统的仿真图如下：
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图五
功能：整个电路root系统是把showcontrol与timecontrol综合成一个电路。且从图中可以看出，从图中可以看出当OPT为高电平时彩灯状态转换慢，为低电平时转换要快，当复位信号有效时，所用输出都清零。
6总结
通过这次课程设计使我懂得了理论与实际相结合是很重要的，通过这次的课程设计，发现自己的实践经验还是不足的，以后多应该以理论为基础，然后应用到实践中来，从理论中得出结论，才能提高自己的实际动手能力和独立思考的能力。
在这次的课程设计里深入的接触了运用电子集成元器件制作多路彩灯的过程，并和同学一起讨论用软件制作出了这一个多路彩灯控制系统。正所谓“纸上谈兵终觉浅，觉知此事要躬行。”学习任何知识，都要进行实践，只有那样才能达到事半功倍的效果。
沈阳理工大学EDA技术课程设计报告 参考文献
《EDA技术与数字系统设计》
邹彦主编
电子工业出版社
《EDA技术实用教程》，潘松、黄继业，科学出版社 《数字电子技术基础》（第五版），阎石，高等教育出版社
《电子设计自动化（EDA）手册》，王丹、童如松，电子工业出版社 《EDA技术程设计》，刘江海，华中科技大学出版社
第三篇：eda课程设计-彩灯控制器
1.设计目的
学习EDA开发软件和MAX+plus Ⅱ的使用方法，熟悉可编程逻辑器件的使用，通过制作来了解彩灯控制系统。2.设计题目描述和要求
1）设计一个彩灯控制器，使彩灯（LED管）能连续发出四种以上不同的显示形式；
2）随着彩灯显示图案的变化，发出不同的音响声。3）扩充其它功能。3.设计原理 3.1 方案论证
这次的彩灯设计采用的是分模块来完成的，包括分频器、计数器、选择器、彩灯控制器。其中彩灯控制器是用来输出不同的花样，彩灯控制器的输出则是用一个32进制的计数器来控制，扬声器的输出时用不同的频率来控制，所以用了一个集成分频器来使输入的频率被分为几种不同的频率，不同频率的选择性的输出则是用一个4选一的选择器来控制。基于上述的介绍本次的彩灯控制采用的模式6来进行显示。
图3-1-1 模式6结构图
3.2 模块设计
1)集成分频器模块
设计要求显示不同的彩灯的时候要伴随不同的音乐，所以设计分频器来用不同的频率控制不同的音乐输出。模块说明：
Rst:输入信号 复位信号 用来复位集成分频器的输出使输出为“0”，及没有音乐输出。
Clk:输入信号 模块的功能即为分频输入的频率信号。
Clk_
4、clk_
6、clk_
8、clk_10：输出信号 即为分频模块对输入信号clk的分频，分别为1/4分频输出、1/6分频输出、1/8分频输出、1/10分频输出。
图3-2-1 集成分频器
2)32进制计数器模块
32进制模块用来控制彩灯输出模块，即确定彩灯控制器的不同的输出。Rst:输入信号 复位信号 用来复位32进制使其输出为“00000”。Clk:输入信号 用来给模块提供工作频率。
Count_out[4..0]:输出信号 即为32进制计数器的输出。
图3-2-2 32进制计数器
3)彩灯控制模块
彩灯控制模块用来直接控制彩灯的输出，使彩灯表现出不同的花样。Rst:输入信号 使彩灯控制模块的输出为“00000000”，即让彩灯无输出。Input[4..0]:输入信号 不同的输入使彩灯控制模块有不同的输出即彩灯显示出不同的花样。
Output[7..0]:输出信号 直接与彩灯相连来控制彩灯。
图3-2-3 彩灯控制模块 4)4选1选择器模块
Rst:输入信号 复位信号 使选择器的输出为“0”。In1、in2、in3、in4：输入信号 接分频器的输出。
Inp[1..0]:输入信号 接4进制计数器的输出用来控制选择器的选择不同的输入选择不同的输出。
Output：输出信号 直接接扬声器即输出的是不同的频率来控制扬声器播放音乐。
图3-2-4 4选1选择器
5)4进制计数器模块
4进制计数器作为选择器的输入来控制选择器选择不同的频率作为输出控制扬声器工作。
Clk:输入信号 来为计数器提供工作频率。
Rst:输入信号 复位信号 使计数器的输出为“00”。
图3-2-5 4进制计数器
3.3 系统结构
整个系统就是各个分模块组成来实现最后的彩灯控制功能，系统又两个时钟来控制一个是控制32进制计数器即控制彩灯控制模块来实现彩灯的不同输出，另一个时钟为分频器的输入来进行分频处理，最后用来控制扬声器发出不同的音乐，具体分频处理的时钟的频率比实现彩灯控制的时钟频率要高。
图 3-3-1 系统功能模块
4.总结
这次的EDA课程设计有一周的时间，在这一周的时间里我们充分合理的安排了自己的时间来使本次的课程设计能够顺利的完成，当然我们在本次的设计中并不是一帆风顺的，我们遇到了一些的问题，例如我们开始时用的文本的方式用一个总的程序来完成，可以在设计的过程中我们发现程序编到后面变量越到很容易搞混淆同时各个进程间的联系也越来越模糊以至于后面我们自己都不知道程序的整体框图是什么，导致后面不能够继续下去，后面我们再一次对我们这次的设计题目进行了分析和整理，最后我和我的同伴决定采用分模块的方式来完成本次的课题设计，当然最重要的是分析各个模块间的关系。最后我们采用上面分析的结构框图。最后我们的设计很成功，仿真和硬件测试都是正确的，实现了我们的设计要求和目的。
在这次设计中我们收获了很多，首先最直接的收获就是我们巩固了这门课程所学过的知识，把它运用到了实践当中，并且学到了很多在书本撒和那个所没有学到的知识，通过查阅相关资料进一步加深了对EDA的了。总的来说，通过这次课程设计不仅锻炼了我们的动手和动脑能力，也使我懂得了理论与实际相结合的重要性，只有理论知识是远远不够的，要把所学的理论知识与实践相结合起来，才能提高自己的实际动手能力和独立思考的能力。在我们的共同努力和指导老师的指引下我们圆满的完成了彩灯控制器的设计，实现了设计目的。
6附录一 程序：
---------------分频器模块----------LIBRARY ieee;USE ieee.std_logic_1164.all;
ENTITY fenpinqi IS
PORT（clk,rst : IN std_logic;
clk_10,clk_4,clk_6,clk_8 : OUT std_logic);
END fenpinqi;
ARCHITECTURE cd OF fenpinqi IS begin p1:process(clk,rst)
variable a:integer range 0 to 20;
begin if rst='1' then
clk_4<='0';
-----
复位信号控制部分 else if clk'event and clk='1'then
if a>=3 then
a:=0;
clk_4<='1';
else
a:=a+1;
clk_4<='0';
end if;
end if;
end if;end process p1;
p2:process(clk,rst)
variable b:integer range 0 to 20;
begin if rst='1' then
clk_6<='0';
-----
复位信号控制部分
else if clk'event and clk='1'then
if b>=5 then
b:=0;
clk_6<='1';
else
b:=b+1;
clk_6<='0';
end if;
end if;
end if;end process p2;
p3:process(clk,rst)
variable c:integer range 0 to 20;
begin if rst='1' then
clk_8<='0';
-----else if clk'event and clk='1'then
if c>=7 then
c:=0;
clk_8<='1';
else
c:=c+1;
clk_8<='0';
end if;
end if;
end if;end process p3;
p4:process(clk,rst)
variable d:integer range 0 to 20;
begin if rst='1' then
clk_10<='0';
-----else if clk'event and clk='1'then
if d>=9 then
d:=0;
clk_10<='1';
else
复位信号控制部分7
复位信号控制部分
d:=d+1;
clk_10<='0';
end if;
end if;
end if;end process p4;end cd;
---------------4选1选择器--------LIBRARY ieee;USE ieee.std_logic_1164.all;
ENTITY xzq4_1 IS
PORT（rst:in std_logic;
inp:in integer range 0 to 3;
in1,in2,in3,in4 : In std_logic;
output : OUT std_logic);
END xzq4_1;
ARCHITECTURE a OF xzq4_1 IS
BEGIN
PROCESS(rst,inp)BEGIN
if(rst='1')then output<='0';
else
case inp is
when 0=>output<=in1;
when 1=>output<=in2;
when 2=>output<=in3;
when 3=>output<=in4;
when others=>null;
end case;
end if;
END PROCESS;END a;
------------彩灯控制模块---------LIBRARY ieee;USE ieee.std_logic_1164.all;
ENTITY caideng IS
PORT（input : IN INTEGER RANGE 0 TO 31;
rst:in std_logic;
output : OUT std_logic_vector(7 downto 0);
sm :out std_logic_vector(6 downto 0));
END caideng;
ARCHITECTURE a OF caideng IS
BEGIN
PROCESS(input)BEGIN
if rst='1' then output<=“00000000”;sm<=“0000000”;
else
case input is
when 0=>output<=“10000000”;sm<=“0000110”;
when 1=>output<=“01000000”;sm<=“0000110”;
when 2=>output<=“00100000”;sm<=“0000110”;
when 3=>output<=“00010000”;sm<=“0000110”;
when 4=>output<=“00001000”;sm<=“0000110”;
when 5=>output<=“00000100”;sm<=“0000110”;
when 6=>output<=“00000010”;sm<=“0000110”;
when 7=>output<=“00000001”;sm<=“0000110”;
when 8=>output<=“00010000”;sm<=“0011011”;
when 9=>output<=“00110000”;sm<=“0011011”;
when 10=>output<=“00111000”;sm<=“0011011”;
when 11=>output<=“01111000”;sm<=“0011011”;
when 12=>output<=“01111100”;sm<=“0011011”;
when 13=>output<=“01111110”;sm<=“0011011”;
when 14=>output<=“11111110”;sm<=“0011011”;
when 15=>output<=“11111111”;sm<=“0011011”;
when 16=>output<=“10000001”;sm<=“1001111”;
when 17=>output<=“11000001”;sm<=“1001111”;
when 18=>output<=“11000011”;sm<=“1001111”;
when 19=>output<=“11100011”;sm<=“0011011”;
when 20=>output<=“11100111”;sm<=“1001111”;
when 21=>output<=“11110111”;sm<=“1001111”;
when 22=>output<=“11111111”;sm<=“1001111”;
when 23=>output<=“00001000”;sm<=“1001111”;
when 24=>output<=“00000001”;sm<=“0100110”;
when 25=>output<=“00000010”;sm<=“0100110”;
when 26=>output<=“00000100”;sm<=“0100110”;
when 27=>output<=“00001000”;sm<=“0100110”;
when 28=>output<=“00010000”;sm<=“0100110”;
when 29=>output<=“00100000”;sm<=“0100110”;
when 30=>output<=“01000000”;sm<=“0100110”;
when 31=>output<=“10000000”;sm<=“0100110”;
when others=>null;
end case;
end if;
end process;end a;
-------------32进制计数器模块----
LIBRARY ieee;USE ieee.std_logic_1164.all;
ENTITY counter_32 IS
PORT（clk,rst : IN std_logic;
count_out : OUT integer range 0 to 31);
END counter_32;
ARCHITECTURE a OF counter_32 IS BEGIN PROCESS(rst,clk)
variable temp:integer range 0 to 32;BEGIN
IF rst='1' THEN
temp:=0;
ELSIF(clk'event and clk='1')THEN
temp:=temp+1;
if(temp=32)then
temp:=0;
end if;
END IF;
count_out<=temp;END PROCESS;
END a;
------------4进制计数器模块---LIBRARY ieee;USE ieee.std_logic_1164.all;
ENTITY counter_4 IS
PORT（clk,rst : IN std_logic;
count_out : OUT integer range 0 to 3);
END counter_4;
ARCHITECTURE a OF counter_4 IS BEGIN
PROCESS(rst,clk)
variable temp:integer range 0 to 32;BEGIN
IF rst='1' THEN
temp:=0;
ELSIF(clk'event and clk='1')THEN
temp:=temp+1;
if(temp=4)then
temp:=0;
end if;
END IF;
count_out<=temp;END PROCESS;END a;
7附录二 编译
7附录三 时序仿真
第四篇：彩灯控制器eda课程设计（定稿）
目录
1.引言..............................................................3 2.EDA技术.........................................................5 2.1 EDA技术介绍..................................................5 2.2硬件描述语言..................................................5 3 Quartus II介绍..................................................8 3.1 Quartus II软件介绍..........................................8 3.2 Quartus II软件界面介绍......................................9 3.2.1 代码输入界面..............................................9 3.2.2 编译界面..................................................9 3.2.3 波形仿真界面.............................................10 4 系统设计.........................................................12 4.1 设计过程.....................................................12 4.1.1 设计内容及要求...........................................12 4.1.2 输入与输出说明...........................................12 4.1.3 设计过程思路分析.........................................12 4.2 程序分析及仿真...............................................13 4.2.1花型控制电路模块.........................................13 4.2.2 显示电路模块...........................................14 4.2.3 发声电路模块...........................................17 4.3 程序仿真图...................................................17 5 下载.............................................................19 5.1 芯片选定.....................................................19 5.2引脚设定.....................................................19 5.3 程序下载.....................................................20 5.4 结果显示.....................................................20
课程设计说明书 设计总结.........................................................22 参考文献...........................................................23 附录：源代码程序...................................................24
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1.引言
伴随着计算机、集成电路和电子设计技术的发展，当今社会是数字化的社会，也是数字集成电路广泛应用的社会，数字本身在不断的进行更新换代。它由早起的电子管、晶体管、小中规模集成电路发展到超大规模集成电路以及许多具有特定功能的专用集成电路。EDA技术在过去的几十年里取得了巨大的进步。EDA技术使得设计者的工作仅限于利用软件的方式，即利用硬件描述语言和EDA软件便可完成对系统硬件功能的实现。如今，EDA软件工具已经成为电子信息类产品的支柱产业。从高性能的微处理器、数字信号处理器一直到彩电、音响和电子玩具电路等，EDA技术不单是应用于前期的计算机模拟仿真、产品调试，而且也在P哪的制作、电子设备的研制与生产、电路板的焊接、朋比的制作过程等有重要作用。可以说电子EDA技术已经成为电子工业领域不可缺少的技术支持。相比传统的电路系统的设计方法，VHDL具有多层次描述系统硬件功能的能力，支持自顶向下（Top to Down）和基于库（LibraryBased）的设计的特点。因此设计者可以不必了解硬件结构。从系统设计入手，在顶层进行系统方框图的划分和结构设计，在方框图一级用VHDL对电路的行为进行描述，并进行仿真和纠错，然后在系统一级进行验证，最后再用逻辑综合优化工具生成具体的门级逻辑电路的网表，下载到具体的CPLD器件中去，从而实现可编程的专用集成电路（ASIC）的设计。
而EDA技术就是以微电子技术为物理层面，现代电子设计为灵魂，计算机软件技术为手段，最终形成集成电子系统或专用集成电路ASIC为目的的一门新兴技术。
VHDL的英文全名是VHSIC（Very High Speed Integrated Circuit）Hardware Descriptiong Language, 翻译成中文就是超高速集成电路硬件描述语言，诞生于1982年。1987年底，VHDL被美国国防部确认为标准硬件描述语言。自IEEE公布了VHDL的标准版本，IEEE-1076之后，各EDA公司相继推出了自己的VHDL设计环境，或宣布自己的设计工具可以和VHDL接口。1993年，IEEE对VHDL进行了修订，从更高的抽象层次和系统描述能力上扩展VHDL的内容，公布了新版本的VHDL，即IEEE标准的1076-1993版本。
现在，VHDL和Verilog作为IEEE的工业标准硬件描述语言，又得到众多EDA公司的支持，在电子工程领域，已成为事实上的通用硬件描述语言。有专家认为，在新的世纪中，VHDL于Verilog语言将承担起大部分的数字系统设计任务。目前，它在中国的应用多数是用在FPGA/CPLD/EPLD的设计中。当然在一些实力较为雄厚的单位，它也被用来设计ASIC。
随着EDA技术的高速发展，电子系统的设计技术和工具发生了深刻的变化，大规
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模可编程逻辑器件CPLD／FPGA的出现，给设计人员带来了诸多方便。利用它进行产品开发，不仅成本低、周期短、可靠性高，而且具有完全的知识产权。利用VHDL语言设计彩灯控制器设计，使其实现彩灯控制器变形，发声等功能，突出了其作为硬件描述语言的良好的可读性、可移植性和易读性等优点。此程序通过下载到特定芯片后，可应用于实际的控制器系统中。
本文基于FPGA开发系统，在QuartusII 7.2软件平台上，完成了自动售货机控制器的设计和与仿真，并下载到试验箱进行硬件实现。首先，本文介绍了QuartusII 7.2软件的基本使用方法和VHDL硬件描述语言的特点，采用VHDL 硬件描述语言描述自动售货机控制器，完成对电路的功能仿真；在设计过程中，重点探讨了彩灯控制器设计的设计思路和功能模块划分；然后，初步探讨了电路逻辑综合的原理，该软件对彩灯控制器设计电路进行了逻辑综合；最后，使用EDA实验开发系统进行电路的下载和验证，验证结果表明设计的彩灯控制器设计完成了预期的功能。
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2.EDA技术
2.1EDA技术介绍
EDA是电子设计自动化（Electronic Design Automation）缩写，是90年代初从CAD（计算机辅助设计）、CAM（计算机辅助制造）、CAT（计算机辅助测试）和CAE（计算机辅助工程）的概念发展而来的。EDA技术是以计算机为工具，根据硬件描述语言HDL（Hardware Description language）完成的设计文件，自动地完成逻辑编译、化简、分割、综合及优化、布局布线、仿真以及对于特定目标芯片的适配编译和编程下载等工作。EDA技术（即Electronic Design Automation技术）就是依赖强大的计算机，在EDA工具软件平台上，对以硬件描述语言HDL（Hardware DdscriptionLangurage）为系统逻辑描述手段完成的设计文件，自动地完成逻辑编译、化简、分割、综合、布局布线以及逻辑优化和仿真测试，直至实现既定的电子线路系统功能。它在硬件实现方面融合了大规模集成电路制造技术、IC版图设计、ASIC测试和封装、FPGA(GieldPeogrammable Gate Array)/CPLD(Complex Programmable Logic Device)编程下载和自动测试等技术；在计算机辅助工程方面融合了计算机辅助设计(CAD)，计算机辅助制造（CAM），计算机辅助测试（CAT），计算机辅助工程（CAE）技术以及多种计算机语言的设计概念；而在现代电子学方面则容纳了更多的内容，如电子线路设计理论、数字信号处理技术、数字系统建模和优化技术及长线技术理论等。
2.2硬件描述语言
硬件描述语言HDL是EDA技术的重要组成部分，常见的HDL主要有VHDL、Verilog HDL、ABEL、AHDL、System Verilog和SystemC。其中VHDL、Verilog和现在的EDA设计中使用最多，并且我们学习的是VHDL的编程方法和实用技术。VHDL的英文全名是VHSIC（Very High Speed Integrated Circuit）Hardware Description Language,由IEEE（The Institute of Electrical and Electronics Engineets）进一步发展，并在1987年作为“IEEE标准1076”公布。从此VHDL成为硬件描述语言的业界标准之一。VHDL技术与传统的数字电子系统或IC设计相比之下有很大的优势，主要表现在： 第一，VHDL语言具有很强的电路描述和建模能力，能从多个层次对数字系统进行建 模和描述，从而大大简化了硬件设计任务，提高了设计效率和可靠性。第二，VHDL具有也具体硬件电路武官和与设计平台无关的特性，并且具有良好的电 路行为描述和系统描述的能力，课程设计说明书
并在语言易读性和层次化，结构化设计方面，表现了强大的生命力和应用潜力。
当今社会是数字化的社会，也是数字集成电路广泛应用的社会，数字本身在不断的进行更新换VHDL的英文全名是VHSIC（Very High Speed Integrated Circuit）Hardware Descriptiong Language, 翻译成中文就是超高速集成电路硬件描述语言，诞生于1982年。1987年底，VHDL被美国国防部确认为标准硬件描述语言。
自IEEE公布了VHDL的标准版本，IEEE-1076之后，各EDA公司相继推出了自己的VHDL设计环境，或宣布自己的设计工具可以和VHDL接口。1993年，IEEE对VHDL进行了修订，从更高的抽象层次和系统描述能力上扩展VHDL的内容，公布了新版本的VHDL，即IEEE标准的1076-1993版本。
现在，VHDL和Verilog作为IEEE的工业标准硬件描述语言，又得到众多EDA公司的支持，在电子工程领域，已成为事实上的通用硬件描述语言。有专家认为，在新的世纪中，VHDL于Verilog语言将承担起大部分的数字系统设计任务。目前，它在中国的应用多数是用在FPGA/CPLD/EPLD的设计中。当然在一些实力较为雄厚的单位，它也被用来设计ASIC。
传统的硬件电路设计方法是采用自下而上的设计方法，即根据系统对硬件的要求，详细编制技术规格书，并画出系统控制流图；然后根据技术规格书和系统控制流图，对系统的功能进行细化，合理地划分功能模块，并画出系统的功能框图；接着就进行各功能模块的细化和电路设计；各功能模块电路设计、调试完成后，将各功能模块的硬件电路连接起来再进行系统的调试，最后完成整个系统的硬件设计。采用传统方法设计数字系统，特别是当电路系统非常庞大时，设计者必须具备较好的设计经验，而且繁杂多样的原理图的阅读和修改也给设计者带来诸多的不便。为了提高开发的效率，增加已有开发成果的可继承性以及缩短开发周期，各ASIC研制和生产厂家相继开发了具有自己特色的电路硬件描述语言(Hardware Description Language，简称HDL)。但这些硬件描述语言差异很大，各自只能在自己的特定设计环境中使用，这给设计者之间的相互交流带来了极大的困难。因此，开发一种强大的、标准化的硬件描述语言作为可相互交流的设计环境已势在必行。于是，美国于1981年提出了一种新的、标准化的HDL，称之为VHSIC(Very High Speed Integrated Circuit)Hardware Description Language，简称VHDL。这是一种用形式化方法来描述数字电路和设计数字逻辑系统的语言。设计者可以利用这种语言来描述自己的设计思想，然后利用电子设计自动化工具进行仿真，再自动综合到门电路，最后用PLD实现其功能。
VHDL是一种全方位的硬件描述语言，包括系统行为级。寄存器传输级和逻辑门多个设计层次，支持结构、数据流和行为三种描述形式的混合描述，因此
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VHDL几乎覆盖了以往各种硬件语言的功能，整个自顶向下或由下向上的电路设计过程都可以用VHDL来完成。VHDL还具有以下优点：
1.VHDL的宽范围描述能力使它成为高层进设计的核心，将设计人员的工作重心提高到了系统功能的实现与调试，而花较少的精力于物理实现。
2.VHDL可以用简洁明确的代码描述来进行复杂控制逻辑设计，灵活且方便，而且也便于设计结果的交流、保存和重用。
3.VHDL的设计不依赖于特定的器件，方便了工艺的转换。
4.VHDL是一个标准语言，为众多的EDA厂商支持，因此移植性好。关于VHDL语言，最后需要说明的是：与常规的顺序执行的计算机程序不同，VHDL从根本上讲是并发执行的。因此，我们通常称之为代码，而不是程序。在VHDL中，只有在进程(PROCESS)、函数(FUNCTION)和过程(PROCEDURE)内部的语句才是顺序执行的。
VHDL语言具有良好的可读性，即容易被计算机接受，也容易被读者理解。使用期长，不会因工艺变化而使描述过时。因为VHDL的硬件描述与工艺无关，当工艺改变时，只需修改相应程序中的属性参数即可。
课程设计说明书 Quartus II介绍
3.1 Quartus II软件介绍
Quartus II 是Altera公司单芯片可编程系统(SOPC)设计的综合性环境,也是适合SOPC的最全面的设计环境。拥有现场可编程门阵列(FPGA)和复杂可编程逻辑器件(CPLD)设计的所有解决方案。Altera的Quartus II可编程逻辑软件属于第四代PLD开发平台，该平台支持一个工作组环境下的设计要求，其中包括支持原理图、VHDL、VerilogHDL以及AHDL（Altera Hardware Description Language）等多种设计输入形式，内嵌自有的综合器以及仿真器，可以完成从设计输入到硬件配置的完整PLD设计流程。
Quartus II也支持第三方的仿真工具，对第三方EDA工具的良好支持也使用户可以在设计流程的各个阶段使用熟悉的第三方EDA工具。Quartus II还支持层次化设计，可以在一个新的编辑环境中对使用不同输入设计方式完成的模块进行调用，从而解决了原理图与HDL混合输入设计的问题，并且在输入之后，Quartus II的编译器将给出设计输入的错误报告。
Quartus II可以在XP、Linux以及Unix上使用，除了可以使用Tcl脚本完成设计流程外，提供了完善的用户图形界面设计方式。具有运行速度快，界面统一，功能集中，易学易用等特点。
Quartus II支持Altera的IP核，包含了LPM/MegaFunction宏功能模块库，使用户可以充分利用成熟的模块，简化了设计的复杂性、加快了设计速度。
Maxplus II 作为Altera的上一代PLD设计软件，由于其出色的易用性而得到了广泛的应用。目前Altera已经停止了对Maxplus II 的更新支持，Quartus II 与之相比不仅仅是支持器件类型的丰富和图形界面的改变。Altera在Quartus II 中包含了许多诸如SignalTap II、Chip Editor和RTL Viewer的设计辅助工具，集成了SOPC和HardCopy设计流程，并且继承了Maxplus II 友好的图形界面及简便的使用方法。
Altera 公司的Quartus II 作为一种可编程逻辑的设计环境, 由于其强大的设计能力和直观易用的接口，越来越受到数字系统设计者的欢迎。
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3.2 Quartus II软件界面介绍
3.2.1 代码输入界面
新建一个工程，选择File→New Project Wizard，在出现的对话框中输入工作路径和工程名称(应与实体名称相同)，新建完工程后,选择File→New→VHDL File，然后新出现的空白窗口中输入代码，代码输入界面如图3-1所示：
图3-1 代码输入界面
3.2.2 编译界面
代码输入完毕后，选择Processing→Start Compilation或直接单击(Start Compilation)进行编译，编译界面如图3-2所示：
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图3-2 编译界面
3.2.3 波形仿真界面
编译没有错误后,选择File→New→Vector Waveform File，自己设置输入的值,设置好后单击 进行波形仿真，仿真前界面如图3-3所示：
图3-3波形仿真前界面
仿真后界面如图3-4所示：
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3-4波形仿真后界面
课程设计说明书 系统设计
4.1 设计过程
4.1.1 设计内容及要求
1.设计内容：
（1）设计一个彩灯控制器，使8个彩灯（发光二极管）能连续发出六种种以上不同的花型，花型自拟（全亮，全灭除外），每种花型持续的时间为10秒钟。
(2)使用数码管显示当前的花型序号（分别为A、B、C，D，E，F）以及该花型的显示时间。
(3)每种花型显示时对应发出不用的声音(4)系统要有整体复位信号 2.设计要求：
（1）根据任务要求确定电路各功能模块；（2）写出设计程序；（3）给出时序仿真结果；（4）实现硬件调试；
4.1.2 输入与输出说明
1.输入：
rst,clk，clker分别为彩灯控制器的整体复位，时钟脉冲发生以及发声器分频时钟脉冲；
2.输出：
x表示彩灯控制器六种种以上不同的花型,y表示每种花型持续的时间（10秒钟）,M表示数码管显示的当前的花型序号（分别为A、B、C，D，E，F）,Z为每种花型显示时对应发出不用的声音。
4.1.3 设计过程思路分析
如图4.1整个系统有需要三个输入信号，分别为彩灯控制器的整体复位，计时时钟脉冲以及发声器分频时钟脉冲,输出信号要能表示彩灯控制器六种种以上不同的花型，表示每种花型持续的时间（10秒钟）和花型序号以及每种花型对
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应发出不用的声音。系统框图如下:主要模块组成：花型控制模块和显示电路模块以及蜂鸣器发声模块。时序电路是根据时钟脉冲信号的设置得到相应的输出信号，并将此信号作为花型控制模块和显示电路时钟信号。显示电路输入时钟信号的周期，有规律的输出设定的六种彩灯变化类型以及数码管显示花型序号和持续时间。时序电路是根据另一时钟脉冲信号的设置得到相应的输出信号，并将此信号作为发声模块的时钟信号的输入时钟信号的周期，进行有规律的输出设定蜂鸣器对应花型变化发出的各种声音。该程序采用层次设计法，顶层采用原理图设计，底层采用VHDL 设计。以下是它的方框图。底层分为三个子电路模块，分别是时序控制电路模块和显示电路模块以及蜂鸣器发声模块。
图 4.1 模块组成
4.2 程序分析及仿真
4.2.1花型控制电路模块
花型控制电路模块是8 路彩灯电路的核心部分。它主控着8 路彩灯的花型种类。模块主要采用状态机如图4.2来实现，用状态机来设计灵活性很强。按设计要求要实现六种花型01100110、010000010、1000001、00011000、00100100、11100111，用S0、S1、S2、S3、S4、S5 来表示6 种循环，以1表示灯亮，以0表示灯灭状态的状态。仿真图如图4.2:
图 4.2 状态转换图
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a7:process(pr_state)begin casepr_state is when a=> x<=“01100110”;nx_state<=b;when b=> x<=“01000010”;nx_state<=c;when c=> x<=“1000001”;z<=clk2;when d=> x<=“00011000”;nx_state<=e;when e=> x<=“00100100”;nx_state<=f;when f=> x<=“11100111”;nx_state<=a;end case;end process;
图 4.3 花型控制电路模块仿真
4.2.2
显示电路模块
显示电路模块的要求是使用数码管显示当前的花型序号（分别为A、B、C，D，E，F）以及该花型的显示时间。花型控制电路模块采用状态机实现，在状态机的
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时序逻辑电路部分已经采用计数器计时的方法直到计数器计时达到时才进入下一个状态，如下为状态机时序逻辑电路程序：
process(clk,rst)variablecount:integer range 0 to 10;begin if(rst='1')then pr_state<=a;count:=0;elsif(clk'event and clk='1')then count:=count+1;if(count=10)then pr_state<=nx_state;count:=0;end if;end if;y<=count;end process;为用数码管显示当前的花型序号（分别为A、B、C，D，E，F）以及该花型的显示时间，只需要将显示当前的花型序号程序二进制代码以及该花型的显示的时间的二进制代码添加到状态中即可，程序如下：
a7:process(pr_state)begin casepr_state is when a=> x<=“01100110”;m<=“1110111”;nx_state<=b;z<=clker;when b=> x<=“01000010”;m<=“1111100”;nx_state<=c;z<=clk1;when c=>
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x<=“1000001”;m<=“0111001”;nx_state<=d;z<=clk2;when d=> x<=“00011000”;m<=“1011110”;nx_state<=e;z<=clk3;when e=> x<=“00100100”;m<=“1111001”;nx_state<=f;z<=clk4;when f=> x<=“11100111”;m<=“1110001”;nx_state<=a;z<=clk5;end case;end process;仿真图如下：
图4.4 显示电路模块
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4.2.3发声电路模块
发生电路采用蜂鸣器，而蜂鸣器是一种一体化结构的电子讯响器，采用直流电压供电，广泛应用于计算机、打印机、复印机、报警器、电子玩具、电话机、定时器等电子产品中作发声器件，它分为有源蜂鸣器和无源蜂鸣器两种，有源蜂鸣器直接接上额定电源就可连续发声，而无源蜂鸣器工作需要加入其理想信号方波，该课程设计采用无源蜂鸣器。对于每种花型显示时对应发出不用的声音，这里就需要对其中输入的时钟信号进行分频，改变temp的值能产生出不同频率的声音。在程序中添加不同的进程（process），来产生不同频率的方波。程序如下：
a1:process(clker)variable temp1:integer range 0 to 15;begin ifclker'event and clker='1'then temp1:=temp1+1;if temp1=2 then clk1<=not clk1;temp1:=0;end if;end if;end process;发声电路模块输出信号z同样可以反映在状态机的组合逻辑电路中，程序4.2.1中的组合逻辑电路
图4.5 发声电路模块
4.3 程序仿真图
综合以上各模块程序仿真图如下：
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图4.6 程序仿真图
课程设计说明书 下载
5.1 芯片选定
选择Assignments→devives然后选择芯片,芯片设定界面如图5-1所示：
图5.1 芯片选定
5.2引脚设定
选择Assignments→Pins然后设定引脚,引脚设定界面如图5-2所示：
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图5.2 引脚设定
5.3 程序下载
引脚设定好后，将下载盒子插到USB接口，点击，选择Hardward和start当下载到100%时,就可以通过试验箱进行验证,下载验证如图5-3所示：
图5.3 程序下载
5.4 结果显示
程序下载到实验板上完成后，程序运行结果在实验板上得到实现，八个LED发光二极管变换产生六种不同的花型样式，七段译码管显示与之对应的变换的花
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型序号A,B,C,D,E,F，同时LED译码管也开始计时，到达10秒后变换到下一个花型，蜂鸣器也对应不同花型发出不同的声音，程序运行结果显示正确。如下图：
图 5.4 实验板
课程设计说明书 设计总结
通过这次课程设计对ＥＤＡ技术有了更进一步的熟悉，VHDL 语言和Ｃ语言等其他语言还是有很大的区别。VHDL是EDA技术的重要组成部分，其具有与具体硬件电路无关和与设计平台无关的特性，并且具有良好的电路行为描述和系统描述的能力，并在语言易读性和层次化、结构化设计方面，表现了强大的生命力和应用潜力。其主要的也是最大的优点就在于设计者可以专心致力于其功能的实现，而不需要对不影响功能的与工艺有关的因素花费过多的时间和精力。在实际操作中发现设计和课本上的知识有很大联系，但又高于课本，一个简单的原理要把它应用以及和其他功能综合起来就有些困难。通过设计也巩固了我们的书本知识以及通过借阅书籍和上网查找资料，也丰富了自己对ＥＤＡ的了解。不过本次设计也存在一些不足，暴露了自己对ＥＤＡ的掌握还有所欠缺。在设计过程中，分频分的太大，频率太小的话，扬声器的声音体现不出显示不同花型时的区别；频率太大的话，数码管显示速度太快，尝试分频时使用不同的脉冲信号，但没有成功。在反复调试中，最后还是成功了，但原理还不是很清楚。同时，在课程设计过程中通过与老师、同学的交流，也了解了他们对于这门技术的看法和今后这门技术的发展方向，也感谢老师对我设计的指导和同学对我的帮助。总的来说，这次设计还是有所收获的。
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参考文献
[1] VokneiA.Pedroni.《VHDL数字电路设计教程》.电子工业出版社，2008.5
[2] 潘松，黄继业.《EDA技术实用教程》（第二版）.科学出版社，2005.2 [3] 焦素敏.《EDA应用技术》.清华大学出版社，2002.4 [4] 曾繁泰，陈美金.VHDL程序设计[M].北京:清华大学出版社，2001 [5] 张昌凡等.可编程逻辑器件及VHDL设计技术[M].广州:华南理工大学出版社,2001
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附录：源代码程序
libraryieee;use ieee.std_logic_1164.all;entity led is port(rst,clk,clker:instd_logic;x:out std_logic_vector(7 downto 0);y:out integer range 0 to 10;m:out std_logic_vector(6 downto 0);z:out std_logic);end led;architecturebhv of led is signal clk1,clk2,clk3,clk4,clk5:std_logic;type state is(a,b,c,d,e,f);signalpr_state,nx_state:state;begin a1:process(clker)variable temp1:integer range 0 to 15;begin ifclker'event and clker='1'then temp1:=temp1+1;if temp1=2 then clk1<=not clk1;temp1:=0;end if;end if;end process;a2:process(clker)variable temp2:integer range 0 to 15;begin ifclker'event and clker='1'then temp2:=temp2+1;if temp2=4 then clk2<=not clk2;
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temp2:=0;end if;end if;end process;a3:process(clker)variable temp3:integer range 0 to 15;begin ifclker'event and clker='1'then temp3:=temp3+1;if temp3=8 then clk3<=not clk3;temp3:=0;end if;end if;end process;a4:process(clker)variable temp4:integer range 0 to 16;begin ifclker'event and clker='1'then temp4:=temp4+1;if temp4=16 then clk4<=not clk4;temp4:=0;end if;end if;end process;a5:process(clker)variable temp5:integer range 0 to 33;begin ifclker'event and clker='1'then temp5:=temp5+1;if temp5=32 then clk5<=not clk5;temp5:=0;
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end if;end if;end process;a6: process(clk,rst)variablecount:integer range 0 to 10;begin if(rst='1')then pr_state<=a;count:=0;elsif(clk'event and clk='1')then count:=count+1;if(count=10)then pr_state<=nx_state;count:=0;end if;end if;y<=count;end process;a7:process(pr_state)begin casepr_state is when a=> x<=“01100110”;m<=“1110111”;nx_state<=b;z<=clker;when b=> x<=“01000010”;m<=“1111100”;nx_state<=c;z<=clk1;when c=> x<=“10000001”;m<=“0111001”;
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nx_state<=d;z<=clk2;when d=> x<=“00011000”;m<=“1011110”;nx_state<=e;z<=clk3;when e=> x<=“00100100”;m<=“1111001”;nx_state<=f;z<=clk4;when f=> x<=“11100111”;m<=“1110001”;nx_state<=a;z<=clk5;end case;end process;endbhv;
第五篇：EDA课程设计：八路彩灯控制器
EDA课程设计
设计题目：基于VHDL的8路彩灯控制器设计
一、课程设计的目的
1．熟悉QuartusⅡ软件的使用方法,使用VHDL 文本输入设计法进行任务设计。2．增强自己实际动手能力,独立解决问题的能力。3．通过课程设计对所学的知识进行更新及巩固.二、课程设计的基本要求
本次课程设计是设计一个8路彩灯控制器，能够控制8路彩灯按照两种节拍，三种花型循环变化。设计完成后，通过仿真验证与设计要求进行对比，检验设计是否正确。
三、课程设计的内容
编写硬件描述语言VHDL程序，设计一个两种节拍、三种花型循环变化的8路彩灯控制器，两种节拍分别为0.25s和0.5s。三种花型分别是：
（1）8路彩灯分成两半，从左至右顺次渐渐点亮，全亮后则全灭。（2）从中间到两边对称地渐渐点亮，全亮后仍由中间向两边逐次熄灭。（3）8路彩灯从左至右按次序依次点亮，全亮后逆次序依次熄灭。
四、实验环境
PC机一台；软件QuartusⅡ6.0
五、课程设计具体步骤及仿真结果
1、系统总体设计框架结构
分频模块：把时钟脉冲二分频，得到另一个时钟脉冲，让这两种时钟脉冲来交替控制花型的速度。
二选一模块：选择两种频率中的一个控制彩灯的花型。
8路彩灯的三种花型控制模块：整个系统的枢纽，显示彩灯亮的情况。
2、系统硬件单元电路设计
1.分频模块设计 实验程序：library ieee;use ieee.std_logic_1164.all;entity fenpin2 is
port(clk:in std_logic;
clkk:out std_logic);end fenpin2;architecture behav of fenpin2 is begin
process(clk)
variable clkk1:std_logic:='0';
begin
if clk'event and clk='1' then
clkk1:= not clkk1;
end if;
clkk<=clkk1;
end process;end behav;RTL电路图：
波形图：
2.二选一模块设计 实验程序：library ieee;use ieee.std_logic_1164.all;entity mux21 is port(a,b,s:in std_logic;
y:out std_logic);end mux21;architecture behave of mux21 is begin process(a,b,s)begin if s='0' then y<=a;else y<=b;end if;end process;end behave;RTL电路图：
波形图：
3.8路彩灯的三种花型控制模块设计 程序: library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity color8 is port(clk,rst :in std_logic;
q:out std_logic_vector(7 downto 0));end;architecture a of color8 is signal s:std_logic_vector(4 downto 0);begin process(s,clk)begin if rst='1' then s<=“00000”;elsif clk'event and clk= '1' then if s=“11111” then
s<=“00000”;else s<=s+1;end if;case s is when “00000”=>q<=“00000000”;when “00001”=>q<=“10001000”;when “00010”=>q<=“11001100”;when “00011”=>q<=“11101110”;
when “00100”=>q<=“11111111”;when “00101”=>q<=“00000000”;when “00110”=>q<=“00011000”;when “00111”=>q<=“00111100”;when “01000”=>q<=“01111110”;when “01001”=>q<=“11111111”;when “01010”=>q<=“11100111”;when “01011”=>q<=“11000011”;when “01100”=>q<=“10000001”;when “01101”=>q<=“00000000”;when “01110”=>q<=“10000000”;when “01111”=>q<=“11000000”;when “10000”=>q<=“11100000”;when “10001”=>q<=“11110000”;when “10010”=>q<=“11111000”;when “10011”=>q<=“11111100”;when “10100”=>q<=“11111110”;when “10101”=>q<=“11111111”;when “10110”=>q<=“11111110”;when “10111”=>q<=“11111100”;when “11000”=>q<=“11111000”;when “11001”=>q<=“11110000”;when “11010”=>q<=“11100000”;when “11011”=>q<=“11000000”;when “11100”=>q<=“10000000”;when “11101”=>q<=“00000000”;when others=>null;end case;end if;end process;end;
RTL电路图：
波形图：
4.综合程序 library ieee;use ieee.std_logic_1164.all;entity fenpin2 is
port(clk:in std_logic;
clkk:out std_logic);end fenpin2;architecture behav of fenpin2 is begin
process(clk)
variable clkk1:std_logic:='0';
begin
if clk'event and clk='1' then
end if;
clkk<=clkk1;
end process;end behav;library ieee;use ieee.std_logic_1164.all;entity mux21 is port(a,b,s:in std_logic;
y:out std_logic);end mux21;architecture behave of mux21 is begin process(a,b,s)begin if s='0' then y<=a;else y<=b;end if;end process;end behave;library ieee;
clkk1:= not clkk1;
use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity color8 is port(clk,rst :in std_logic;
q:out std_logic_vector(7 downto 0));end;architecture a of color8 is signal s:std_logic_vector(4 downto 0);begin process(s,clk)begin if rst='1' then s<=“00000”;elsif clk'event and clk= '1' then if s=“11111” then
s<=“00000”;else s<=s+1;end if;case s is when “00000”=>q<=“00000000”;when “00001”=>q<=“10001000”;when “00010”=>q<=“11001100”;when “00011”=>q<=“11101110”;when “00100”=>q<=“11111111”;when “00101”=>q<=“00000000”;when “00110”=>q<=“00011000”;when “00111”=>q<=“00111100”;when “01000”=>q<=“01111110”;when “01001”=>q<=“11111111”;when “01010”=>q<=“11100111”;when “01011”=>q<=“11000011”;
when “01100”=>q<=“10000001”;when “01101”=>q<=“00000000”;when “01110”=>q<=“10000000”;when “01111”=>q<=“11000000”;when “10000”=>q<=“11100000”;when “10001”=>q<=“11110000”;when “10010”=>q<=“11111000”;when “10011”=>q<=“11111100”;when “10100”=>q<=“11111110”;when “10101”=>q<=“11111111”;when “10110”=>q<=“11111110”;when “10111”=>q<=“11111100”;when “11000”=>q<=“11111000”;when “11001”=>q<=“11110000”;when “11010”=>q<=“11100000”;when “11011”=>q<=“11000000”;when “11100”=>q<=“10000000”;when “11101”=>q<=“00000000”;when others=>null;end case;end if;end process;end;library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity balucaideng is port(clk,s,rst:in std_logic;q:out std_logic_vector(7 downto 0));end;architecture one of balucaideng is
signal h0,h1:std_logic;component fenpin2
port(clk:in std_logic;
clkk:out std_logic);end component;component mux21 port(a,b,s:in std_logic;
y:out std_logic);end component;component color8 port(clk,rst :in std_logic;
q:out std_logic_vector(7 downto 0));end component;begin u1: fenpin2 port map(clk=>clk，clkk=>h0);u2: mux21 port map(a=>h0，b=>clk，s=>s;y=>h1);u3: color8 port map(clk=>h1，rst=>rst，q=>q);end;波形图：
六、实验总结
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