数电课程设计报告(数字钟的设计)

第一篇：数电课程设计报告(数字钟的设计)

数电课程设计报告

第一章 设计背景与要求

设计要求 第二章 系统概述 2.1设计思想与方案选择 2.2各功能块的组成 2.3工作原理

第三章 单元电路设计与分析 3.1各单元电路的选择 3.2设计及工作原理分析 第四章 电路的组构与调试 4.1遇到的主要问题 4.2现象记录及原因分析 4.3解决措施及效果

4.4功能的测试方法，步骤，记录的数据 第五章 结束语

5.1对设计题目的结论性意见及进一步改进的意向说明 5.2总结设计的收获与体会 附图（电路总图及各个模块详图）参考文献

第一章

设计背景与要求

一．设计背景与要求

在公共场所，例如车站、码头，准确的时间显得特别重要，否则很有可能给外出办事即旅行袋来麻烦。数字钟是一种用数字电路技术实现时、分、秒计时的装置，与机械式时钟相比具有更高的准确度和直观性，且无机械装置，具有更长的使用寿命，因此得到了广泛的使用。数字钟是一种典型的数字电路，包括了组合逻辑电路和时序电路。

设计一个简易数字钟，具有整点报时和校时功能。（1）以四位LED数码管显示时、分，时为二十四进制。

（2）时、分显示数字之间以小数点间隔，小数点以1Hz频率、50%占空比的亮、灭规律表示秒计时。

（3）整点报时采用蜂鸣器实现。每当整点前控制蜂鸣器以低频鸣响4次，响1s、停1s，直到整点前一秒以高频响1s，整点时结束。

（4）才用两个按键分别控制“校时”或“校分”。按下校时键时，是显示值以0~23循环变化；按下“校分”键时，分显示值以0~59循环变化，但时显示值不能变化。

二．设计要求

电子技术是一门实践性很强的课程，加强工程训练，特别是技能的培养，对于培养学生的素质和能力具有十分重要的作用。在电子信息类本科教学中，课程设计是一个重要的实践环节，它包括选择课题、电子电路设计、组装、调试和编写总结报告等实践内容。通过本次简易数字钟的设计，初步掌握电子线路的设计、组装及调试方法。即根据设计要求，查阅文献资料，收集、分析类似电路的性能，并通过组装调试等实践活动，使电路达到性能要求。

第二章

系统概述

2.1设计思想与方案选择

方案一，利用数字电路中学习的六十进制和二十四进制计数器和三八译码器来实现数字中的时间显示。

方案二，利用AT89S51单片机和74HC573八位锁存器以及利用C语言对AT89S51进行编程来实现数字钟的时间显示。

由于方案一通过数电的学习我们都比较熟悉，而方案二比较复杂，涉及到比较多我们没学过的内容，所以选择方案一来实施。简易数字钟电路主体部分是三个计数器，秒、分计数器采用六十进制计数器，而时计数器采用二十四进制计数器，其中分、时计数器的计数脉冲由 校正按键控制选择秒、分计数器的溢出信号或校正10Hz计数信号。计数器的输出通过七段译码后显示，同时通过数值判断电路控制蜂鸣器报时。

2.2各功能块的组成

分频模块，60进制计数器模块，24进制计数器模块，4位显示译码模块，正点报时电路模块，脉冲按键消抖动处理模块

2.3工作原理

一．简易数字钟的基本工作原理是对1Hz标准频率（秒脉冲）进行计数。当秒脉冲个数累计满60后产生一个分计数脉冲，而分计数脉冲累计满60后产生一个时计数脉冲，电路主要由3个计数器构成，秒计数和分计数为六十进制，时计数为二十四进制。将FPGA开发装置上的基准时钟OSC作为输入信号通过设计好的分频器分成1Hz~10MHz8个10倍频脉冲信号。1Hz的脉冲作为秒计数器的输入，这样实现了一个基本的计时装置。通过4位显示译码模块，可以显示出时间。时间的显示范围为00时00分~23时59分。

二．当需要调整时间时，可使用数字钟的时校正和分校正进行调整，数字钟中时、分计数器都有两个计数脉冲信号源，正常工作状态时分别为时脉冲和分脉冲；校正状态时都为5~10Hz的校正脉冲。这两种状态的切换由脉冲按键控制选择器的S端来实现。为了更准确的设定时间，需要对脉冲按键进消抖动处理。

三．电路在整点前10 秒钟内开始控制蜂鸣器报时，可采用数字比较器或逻辑门判断分、秒计数器的状态码值，以不同频率的脉冲控制蜂鸣器的鸣响。

第三章

单元电路设计与分析

3.1各单元电路的选择

（1）分频模块，设计一个8级倍率为10 的分频电路，输出频率分别为1Hz、10Hz、100 Hz、1k Hz、10k Hz、100k Hz、1 MHz、10MHz8组占空比为50%的脉冲信号。

（2）60进制计数器模块，采用两片74161级联。（3）24进制计数器模块，采用两片74161级联。

（4）4位显示译码模块，由分频器，计数器，数据选择器，七段显示译码，3-8线译码器构成一个4位LED数码显示动态扫描控制电路。其中4位计数器用74161，数据选择器用74153，七段显示译码器部分采用AHDL硬件描述语言设 计。

（5）正点报时电路模块，该模块采用与门和数据选择器74153构成（6）脉冲按键消抖动处理模块，采用D触发器实现消抖动，从而能够比较精确地设定时间。

3.2设计及工作原理分析(1)分频模块

要输出8级频率差为10倍的分频电路，可采用十进制计数器级联实现。集成十进制计数器的类型很多，比较常用的有74160、74162、74190、74192和7490等。这里采用7490来实现分频，7490是二-五-十进制加计数器，片上有一个二进制计数器和一个异步五进制计数器。

QA是二进制加计数器的输出，QB、QC、QD是五进制加计数器的输出，位序从告到低依次为D，C，B。该分频器一共用到7片7490，初始信号输入到第一片7490的CLKB端口，QD输出端连接到CLKA端，作为输入，从QA引出1MHz的output端口，并引线到第二片7490的CLKB端口，依此类推，直到第七片7490连接完成（如附图所示）。每片7490相当于一个五进制计数器和一个二进制计数器级联实现了十进制加计数，从而实现分频。

分频模块图如图所示

分频模块内部结构图如下图所示

OUTPUT10MHz7490SET9ASET9BCLRACLRBCLKACLKBinstQAQBQCQDOUTPUT1MHzoscINPUTVCCCOUNTER7490SET9ASET9BCLRACLRBCLKACLKBinst2QAQBQCQDOUTPUT100KHzCOUNTER7490SET9ASET9BCLRACLRBCLKACLKBinst3QAQBQCQDOUTPUT10KHzCOUNTER7490SET9ASET9BCLRACLRBCLKACLKBinst4QAQBQCQDOUTPUT1KHzCOUNTER7490SET9ASET9BCLRACLRBCLKACLKBinst5QAQBQCQDOUTPUT100HzCOUNTER7490SET9ASET9BCLRACLRBCLKACLKBinst6QAQBQCQDOUTPUT10HzCOUNTER7490SET9ASET9BCLRACLRBCLKACLKBinst8QAQBQCQDOUTPUT1HzCOUNTER 进制计数器模块

采用两片74161级联，如图，下面一片74161做成十进制的，初始脉冲从CLK输入，ENT和ＥＮＰ都接高电平，而QD与QA用作为与非门的两个输入，与非门输出分别连接到自身的LDN端与上面一片74161的CLK端；上面一片74161的QC和QA端作为与非门的两个输入通过输出连接到自身的LDN,ENT 和ENP接高电平。下面一片实现从0000到1001即0~9十个状态码的计数，当下面一片为1001状态时，自身的LDN为低电平，此时QD，QC，QB，QA的状态恢复到0000，即从0开始从新计数，而上面一片74161的CLK电平改变，上面一片74161开始计数为0001，实现从0000~到0101即0到5六个状态码的计数，当上面一片状态为0101时，LDN为低电平，此时计数器为0000。这样子通过两片74161就实现了一个六十进制计数器。

下图为六十进制计数器模块的示意图 由六十进制计数模块构成的秒分计数如下图，下面那块六十进制技术模块表示为妙，上面那块六十进制计数模块表示为分。当妙计数模块的状态为0101 1001时，向分计数模块进位，即通过74153M的输入C1，此时74153M输出接到分计数模块的输入端，通过74153M作为选择器，实现进位控制。

(3)24进制计数器模块

采用两片74161级联，如图，下面一片74161做成十进制的，初始脉冲从CLK输入，ENT和ＥＮＰ都接高电平，而QD与QA用作为与非门的两个输入分别连接到自身的LDN端与上面一片74161的CLK端；上面一片74161的QB非门的一个输入通过输出连接到自身的LDN,ENT 和ENP接高电平，并且上面74161的QB端和下面一块74161的QC端通过与非门输出接到两片74161的清零端CLRN。下面一片实现从0000到1001即0~9十个状态码的计数，当下面一片为1001状态时，自身的LDN为低电平，此时QD，QC，QB，QA的状态恢复到0000，即从0开始从新计数，而上面一片74161的CLK电平改变，上面一片74161开始计数为0001，实现从0000~到0010即0到2三个状态码的计数，当上面一片状态为0010即2时，下面一片状态为0100即4时，两块74161的CLRN为低电平，此时两块74161的状态都为0000，即实现了23时过后显示00时。这样子通过两片74161就实现了一个24进制计数器。

下图为24进制计数器模块示意图

由二十四进制计数模块构成的时计数模块如图，下面那块六十进制技术模块表示为分，上面那块24进制计数模块表示为时。当分计数模块的状态为0101 1001时，向时计数模块进位，即通过74153M的输入C1，此时74153M输出接到时计数模块的输入端，通过74153M作为选择器，实现进位控制。

二十四进制计数模块构成的时计数模块

(4)4位显示译码模块

由分频器，计数器，数据选择器，七段显示译码，3-8线译码器构成一个4位LED数码显示动态扫描控制电路。

4位计数器由74161构成。如下图所示

（74161构成的4位计数器）

数据选择器采用两片74153 和一片74153M 两片74153实现连在一起实现对四个数字的选择，而一片74153M实现对小数点的选择。

如下图所示

（74153M构成的数据选择器）

（两片74153构成的数据选择器）

七段显示译码器部分采用AHDL硬件描述语言设计，语句如下： subdesign

ymq（data_in[3..0]

:input;

a,b,c,d,e,f,g

:output;)begin table data_in[3..0]

=>a,b,c,d,e,f,g;b“0000”

=>1,1,1,1,1,1,0;b“0001”

=>0,1,1,0,0,0,0;b“0010”

=>1,1,0,1,1,0,1;b“0011”

=>1,1,1,1,0,0,1;b“0100”

=>0,1,1,0,0,1,1;b“0101”

=>1,0,1,1,0,1,1;b“0110”

=>0,0,1,1,1,1,1;b“0111”

=>1,1,1,0,0,0,0;b“1000”

=>1,1,1,1,1,1,1;b“1001”

=>1,1,1,0,0,1,1;b“1010”

=>1,1,1,0,1,1,1;b“1011”

=>0,0,1,1,1,1,1;b“1100”

=>1,0,0,0,1,1,0;b“1101”

=>0,1,1,1,1,0,1;b“1110”

=>1,0,0,1,1,1,1;b“1111”

=>1,0,0,0,1,1,1;end table;end;

整个四位显示译码模块如图所示

ymqdd[3..0]74153AB1GN1C01C11C21C32GN2C02C12C22C3inst4data_in[3..0]abcdefOUTPUTOUTPUTOUTPUTOUTPUTOUTPUTOUTPUTOUTPUTabcdefgA1B1C1D1A2INPUTVCCINPUTVCCINPUTVCCINPUTVCCINPUTVCCINPUTVCCINPUTVCCINPUTVCC1Y2Ydd3dd2ginst1B2C2D2MULTIPLEXER74153AB1GN1C01C11C21C32GN2C02C12C22C3oscOPdd1dd0INPUTVCC7416110MHz1MHz100KHz10KHz1KHz100Hz10Hz1HzLDNABCDENTENPCLRNA3B3C3D3A4B4INPUTVCCINPUTVCCINPUTVCCINPUTVCCosc1Y2YC4D4INPUTVCCINPUTVCCINPUTVCCINPUTVCCQAQBQCQDRCOOUTPUTOUTPUTDe1De2inst5MULTIPLEXERinstinst7CLKCOUNTERGND74153MGNdq1INPUTVCCINPUTVCCINPUTVCCINPUTVCCC0C1C2C3BAinst11YOUTPUTdq2dq3dpVCCdq4

(5)正点报时电路模块

该模块采用与门和数据选择器74153构成，如下图所示。

7个输入端口的与门控制A，当时间在59分51s，53s，55s，57s，59s的时候，A为高电平1，当秒的个位数为9时，B为高电平1，A为1，B为0时，输出C1低频率信号，A为1，B为1时输出C3高频率信号，实现整点的不同频率的报时电路。

（整点报时电路模块）

(6)脉冲按键消抖动处理模块

采用D触发器实现消抖动，从而能够精确地设定时间。校正状态为5HZ的校正脉冲，分频器输出的10HZ通过T触发器得到5HZ的校正脉冲。

如图

（脉冲按键消抖动处理模块）

（通过T触发器得到的5HZ校正脉冲）

第四章

电路的组构与调试

4.1遇到的主要问题

（1）在用74161做二十四进制计数器时，没有深入考虑，打算采用第一片六进制，第二片四进制级联而成，结果出现问题。

（2）时、分调整按键没有安装消抖动装置。（3）在设置简易数字钟的分时，时计数器也会进。4.2现象记录及原因分析

（1）虽然也能够计数实现二十四进制，但是不能与七段显示译码器配合使用，不能显示直观的数值，这样给用户带来不便。

（2）在下载调试的时候，我要进行时分调整，但是有时按一下子脉冲键会进两个数值，这样子给时分的设置带来了麻烦，原因是按键没有采用消抖动装置。

（3）在调试的时候，打算通过按键调整分，但是发现时计数器也会进位，这就不符合要求了，原因是调整分时，各计数器都按正常状况在计数，所以会按正常情况产生进位。

4.3解决措施及效果

（1）仍然采用两片74161，第一片可以从0~9，第二片只能从0~2，而且当第二片为2的时候，第一片到4的话就都清零复位，这样不仅实现了二十四进制计数器，而且能与七段显示译码器配合使用，直观的显示数字。

（2）在脉冲控制按键上加上了D触发器，这样子可以达到消抖动的效果。（3）加上选择器，把两路信号分开，当调整分的时候，不对时计数器产生进位，这样子就不会产生十进位了，解决了这个问题。

4.4功能的测试方法、步骤，记录的数据

（1）简易数字钟的测试，将电路图连好后，分析与综合，仿真，编译，下载到仪器上，表示秒的小数点按1Hz，占空比50%跳动，分从0~59计数，分过了59后，向时计数器进1。

（2）整点点报时功能的测试，到了整点，即59分51s，53s，55s，57s时蜂鸣器低频率间断性鸣响，59分59秒时，蜂鸣器高频率鸣响一次。

（3）时、分调整功能的测试，按分调整键，分按一定的频率逐次加一，但是时显示不变；按时调整键，时按一定的频率逐次加一，但是分显示不变。

第五章

结束语

5.1对设计题目的结论性意见及进一步改进的意向说明

简易数字钟的设计中，主要运用了分频器，六十进制计数器，二十四进制计数器，动态扫描显示电路，选择器，按键消抖以及门电路等数字电路方面的知识。可以在简易数字钟的基础上加上24小时和12小时转换功能，秒表功能，闹钟功能，这样更能满足人们的使用需求。

5.2总结设计的收获与体会

简易数字钟的设计及实验当中，我坚持了下来，上学期的数电我学的并不好，而且对软件应用的接受能力不强，刚开始的时候做的很慢，看到别人都做好了，心里比较着急，于是，我找出了数电课本，复习所涉及的知识点，并练习所学软件，终于有了进步，可以更上同学们的进度，但数字钟的设计一直困扰我，看到别人拓展功能都做好了，自己基本的都还没做好，心里很急。在设计的过程中，碰到了很多的困难，遇到了很多问题，不断地思考与尝试，以及向同学和老师请教，但还是没能完全设计好，以后有时间还得多去实验室尝试，争取做好一些拓展功能。通过这次设计，对上学期学习的数字电路的相关知识得到了复习和巩固，也查阅了一些相关的资料，也加深了我对数字电路应用的理解，总之这次的电子技术课程设计受益匪浅。

参考文献：

《基于FPGA的数字电路系统设计》

西安电子科技大学出版社 《数字电子技术基础》

电子工业出版社

《数字电路与逻辑设计实验及应用》人民邮电出版社

附图

1.分频模块

（分频器仿真波形）

下图为分频器线路图

OUTP10MH7490SSCCCCinsoscINPUVCCEELLLLT9AT9BQARAQBRBQCKAQDKBOUTP1MHzCOUNTE7490SSCCCCEELLLLT9AT9BQARAQBRBQCKAQDKBOUNTEOUTP100KHinsCt7490SSCCCCEELLLLT9AT9BQARAQBRBQCKAQDKBOUNTEOUTP10KHinsCt7490SSCCCCEELLLLT9AT9BQARAQBRBQCKAQDKBOUNTEOUTP1KHzinsCt7490SSCCCCEELLLLT9AT9BQARAQBRBQCKAQDKBOUNTOUTP100HinsCt7490SSCCCCEELLLLT9AT9BQARAQBRBQCKAQDKBOUNTEOUTP10HzinsCt7490SSCCCCEELLLLT9AT9BQARAQBRBQCKAQDKBOUNTEOUTP1Hz

insCt 2.60进制计数器模块

（60进制计数器仿真波形）

3.24进制计数器模块

（24进制计数器仿真波形）

4.4位显示译码模块

七段显示译码器模块

七段显示译码器部分采用AHDL硬件描述语言设计，语句如下： subdesign

ymq（data_in[3..0]

:input;

a,b,c,d,e,f,g

:output;)begin table data_in[3..0]

=>a,b,c,d,e,f,g;b“0000”

=>1,1,1,1,1,1,0;b“0001”

=>0,1,1,0,0,0,0;b“0010”

=>1,1,0,1,1,0,1;b“0011”

=>1,1,1,1,0,0,1;b“0100”

=>0,1,1,0,0,1,1;b“0101”

=>1,0,1,1,0,1,1;b“0110”

=>0,0,1,1,1,1,1;b“0111”

=>1,1,1,0,0,0,0;b“1000”

=>1,1,1,1,1,1,1;b“1001”

=>1,1,1,0,0,1,1;b“1010”

=>1,1,1,0,1,1,1;b“1011”

=>0,0,1,1,1,1,1;b“1100”

=>1,0,0,0,1,1,0;b“1101”

=>0,1,1,1,1,0,1;b“1110”

=>1,0,0,1,1,1,1;b“1111”

=>1,0,0,0,1,1,1;end table;end;

整个4位显示译码模块

ymqdd[3..0]data_in[3..0]abcdefdd3dd2inst1gOUTPUTOUTPUTOUTPUT74153AB1GN1C01C11C21C32GN2C02C12C22C3inst4abcOUTPUTOUTPUTOUTPUTOUTPUTdefgA1B1C1D1A2B2C2D2INPUTVCCINPUTVCCINPUTVCCINPUTVCCINPUTVCCINPUTVCCINPUTVCCINPUTVCC1Y2YMULTIPLEXER74153AB1GN1C01C11C21C32GN2C02C12C22C3inst5oscOPdd1dd0INPUTVCC7416110MHz1MHz100KHz10KHz1KHz100Hz10Hz1HzLDNABCDENTENPCLRNA3B3C3D3A4B4C4D4INPUTVCCINPUTVCCINPUTVCCINPUTVCCINPUTVCCINPUTVCCINPUTVCCINPUTVCCosc1Y2YQAQBQCQDRCOOUTPUTDe1OUTPUTDe2MULTIPLEXERinstCLKinst7COUNTERGNDVCC74153MGNdq1INPUTVCCINPUTVCCINPUTVCCINPUTVCCC0C1C2C3BAinst11YOUTPUTdq2dq3dq4dp

（四位显示译码模块）

第二篇：数电数字钟课程设计报告

题目：多功能数码种的设计

一、设计目的

数字钟是一种用数字电路技术实现时、分、秒计时的装置，与机械式时钟相比具有更高的准确性和直观性，且无机械装置，具有更更长的使用寿命，因此得到了广泛的使用。

数字钟从原理上讲是一种典型的数字电路，其中包括了组合逻辑电路和时序电路。

因此，我们此次设计数字钟就是为了了解数字钟的原理，从而学会制作数字钟.而且通过数字钟的制作进一步的了解各种在制作中用到的中小规模集成电路的作用及实用方法.且由于数字钟包括组合逻辑电路和时叙电路.通过它可以进一步学习与掌握各种组合逻辑电路与时序电路的原理与使用方法.三、原理框图

1．数字钟的构成

数字钟实际上是一个对标准频率（1HZ）进行计数的计数电路。由于计数的起始时间不可能与标准时间（如北京时间）一致，故需要在电路上加一个校时电路，同时标准的1HZ时间信号必须做到准确稳定。通常使用石英晶体振荡器电路构成数字钟。

（a）数字钟组成框图

2．晶体振荡器电路

晶体振荡器电路给数字钟提供一个频率稳定准确的32768Ｈz的方波信号，可保证数字钟的走时准确及稳定。不管是指针式的电子钟还是数字显示的电子钟都使用了晶体振荡器电路。一般输出为方波的数字式晶体振荡器电路通常有两类，一类是用ＴＴＬ门电路构成；另一类是通过ＣＭＯＳ非门构成的电路，本次设计采用了后一种。如图（b）所示，由ＣＭＯＳ非门Ｕ１与晶体、电容和电阻构成晶体振荡器电路，Ｕ２实现整形功能，将振荡器输出的近似于正弦波的波形转换为较理想的方波。输出反馈电阻Ｒ１为非门提供偏置，使电路工作于放大区域，即非门的功能近似于一个高增益的反相放大器。电容Ｃ１、Ｃ２与晶体构成一个谐振型网络，完成对振荡频率的控制功能，同时提供了一个１８０度相移，从而和非门构成一个正反馈网络，实现了振荡器的功能。由于晶体具有较高的频率稳定性及准确性，从而保证了输出频率的稳定和准确。

（b）CMOS 晶体振荡器（仿真电路）

3．时间记数电路 一般采用10进制计数器如74HC290、74HC390等来实现时间计数单元的计数功能。本次设计中选择74HC390。由其内部逻辑框图可知，其为双2-5-10异步计数器，并每一计数器均有一个异步清零端（高电平有效）。

秒个位计数单元为１０进制计数器，无需进制转换，只需将ＱＡ与ＣＰＢ（下降沿有效）相连即可。ＣＰＡ（下降没效）与１ＨZ秒输入信号相连，Ｑ３可作为向上的进位信号与十位计数单元的ＣＰＡ相连。

秒十位计数单元为６进制计数器，需要进制转换。将１０进制计数器转换为６进制计数器的电路连接方法如图 ２.４所示，其中Ｑ２可作为向上的进位信号与分个位的计数单元的ＣＰＡ相连。

十进制-六进制转换电路

分个位和分十位计数单元电路结构分别与秒个位和秒十位计数单元完全相同，只不过分个位计数单元的Ｑ３作为向上的进位信号应与分十位计数单元的ＣＰＡ相连，分十位计数单元的Ｑ２作为向上的进位信号应与时个位计数单元的ＣＰＡ相连。

时个位计数单元电路结构仍与秒或个位计数单元相同，但是要求，整个时计数单元应为１２进制计数器，不是１０的整数倍，因此需将个位和十位计数单元合并为一个整体才能进行１２进制转换。利用１片７４ＨＣ３９０实现１２进制计数功能的电路如图（d）所示。

（d）十二进制电路

另外，图（d）所示电路中，尚余－２进制计数单元，正好可作为分频器２ＨZ输出信号转化为１ＨZ信号之用。

4．译码驱动及显示单元电路

选择ＣＤ４５１１作为显示译码电路；选择ＬＥＤ数码管作为显示单元电路。由CD4511把输进来的二进制信号翻译成十进制数字，再由数码管显示出来。这里的LED数码管是采用共阴的方法连接的。

计数器实现了对时间的累计并以8421BCD码的形式输送到CD4511芯片，再由4511芯片把BCD码转变为十进制数码送到数码管中显示出来。

5．校时电路

数字钟应具有分校正和时校正功能，因此，应截断分个位和时个位的直接计数通路，并采用正常计时信号与校正信号可以随时切换的电路接入其中。即为用COMS与或非门实现的时或分校时电路，In1端与低位的进位信号相连；In2端与校正信号相连，校正信号可直接取自分频器产生的1HZ或2HZ（不可太高或太低）信号；输出端则与分或时个位计时输入端相连。当开关打向下时，因为校正信号和0相与的输出为0，而开关的另一端接高电平，正常输入信号可以顺利通过与或门，故校时电路处于正常计时状态；当开关打向上时，情况正好与上述相反，这时校时电路处于校时状态。

实际使用时，因为电路开关存在抖动问题，所以一般会接一个RS触发器构成开关消抖动电路，所以整个较时电路就如图（f）。

（f）带有消抖电路的校正电路

6．整点报时电路

电路应在整点前10秒钟内开始整点报时，即当时间在59分50秒到59分59秒期间时，报时电路报时控制信号。

当时间在59分50秒到59分59秒期间时，分十位、分个位和秒十位均保持不变，分别为5、9和5，因此可将分计数器十位的QＣ和QＡ、个位的QＤ和QＡ及秒计数器十位的QＣ和QＡ相与，从而产生报时控制信号。

报时电路可选74HC30来构成。74HC30为8输入与非门。

四、元器件

4．共阴八段数码管6个

5．网络线2米/人

6．CD4511集成块6块

7．CD4060集成块1块

8．74HC390集成块3块

9．74HC51集成块1块

10．74HC00集成块4块

11．74HC30集成块1块

12．10MΩ电阻5个

13．500Ω电阻14个

14．30p电容2个 15．32.768k时钟晶体1个

16．蜂鸣器10个

五、各功能块电路图

数字钟从原理上讲是一种典型的数字电路，可以由许多中小规模集成电路组成，所以可以分成许多独立的电路。

（一）六进制电路

由74HC390、7400、数码管与4511组成，电路如图一。

（二）十进制电路

由74HC390、7400、数码管与4511组成，电路如图二。

（三）六十进制电路

由两个数码管、两4511、一个74HC390与一个7400芯片组成，电路如图三。

（四）双六十进制电路

由2个六十进制连接而成，把分个位的输入信号与秒十位的Qc相连，使其产生进位，电路图如图四。

（五）时间计数电路

由1个十二进制电路、2个六十进制电路组成，因上面已有一个双六十电路，只要把它与十二进制电路相连即可，详细电路见图五。

（六）校正电路

由74CH51D、74HC00D与电阻组成，校正电路有分校正和时校正两部分，电路如图六。

（七）晶体振荡电路

由晶体与2个30pF电容、1个4060、一个10兆的电阻组成，芯片3脚输出2Hz的方波信号，电路如图七。

（八）整点报时电路

由74HC30D和蜂鸣器组成，当时间在59:50到59:59时，蜂鸣报时，电路如图八

第三篇：数电课程设计报告——数字钟

数字电子技术课程设计报告

设计题目： 数字钟 班级学号：092022226

二〇一一年十二月

数字钟的设计

数字钟是采用数字电路实现“时”、“分”、“秒”数字显示的计时装置。由于数字集成电路的发展和石英晶体振荡器的使用，使得数字钟的精度、稳定度远远超过了机械钟表。钟表的数字化在提高报时精度的同时，也大大扩展了它的功能，诸如定时自动报警、按时自动打铃、时间程序自动控制、定时广播、定时启闭路灯等。因此，研究数字钟及扩大其应用，有着非常现实的意义。

一、设计目的

1.掌握数字钟的设计方法。2.熟悉集成电路的使用方法。

二、设计任务与要求

时钟显示功能，能够以十进制显示“时”、“分”、“秒”。其中时为24进制，分秒为60进制。

三、设计思路、芯片选择及单元电路功能简介 1.设计思路：

数字钟的设计可以分为4个单元电路来设计，分别为1Hz脉冲产生电路、数码管显示电路、60进制计数器电路、24进制计数器电路这四个单元电路。2.芯片的选择：

BCD——七段译码器74LS47

十进制可逆计数器74192

555定时器

集成与门芯片74LS11 3.单元电路功能简介： ①、1Hz脉冲产生电路：

该单元电路是用由555定时器构成的多谐振荡器来产生的1HZ方波的电路，其中考虑

到电路的“延时”效应，该电路产生的方波的频率并不是标准的1HZ方波，而是频率稍大于1Hz的方波。它是为整个电路提供时钟源的，它的输出脉冲提供给秒单元电路的低位计数芯片。

②、数码管显示电路：

该单元电路是用来显示一位数字的电路，它由一块数码管和一块数码管驱动芯片组成，它的输入信号由计数器提供。

③、60进制计数器电路：

该单元电路由两片74LS192可逆计数器芯片、一个三输入与非门和一个非门构成的60进制计数器电路，它是为秒显示和分显示电路提供驱动信号的单元电路

④、24进制计数器电路：

该单元电路是由两片74LS192可逆计数器芯片和一个与门构成的24进制计数器电路，它的低位脉冲信号由分钟计数器单元电路的进位信号提供，它为小时显示电路提供驱动信号。

四、总电路图

五、仿真效果

本次课程设计使用proteus软件进行仿真，在进行仿真时应注意以下几点： 1.在接通电源之前，应保持开关SW1断开且SW2闭合，如下图所示：

2.接通电源后应先断开开关SW2，保持开关SW1断开状态不变，如下图所示： 3.在做完第二步之后，应保持开关SW2断开状态不变，闭合开关SW1，如下图所示：

在执行完以上三步之后，就是仿真的正确结果了，如下图所示：

否则，将会产生以下错误的仿真效果：

六、总结

通过这次课程设计，我对数字电子技术的理论知识的理解更加深刻，对时序电路的设计步骤也更加熟悉，熟悉了仿真软件proteus的应用。在本次设计中，我还发现了一点问题，就是理论和实际并不是完全符合的。比如对于74LS192可逆计数器芯片来说，他本是十进制计数器，若用它构成六进制计数器，按照理论知识，只需要将它的输出端Q1和Q2端通过一个与门后反馈到清零端CR即可。但在实际应用中，按照理论上的接法并不能实现六进制，而是需要将他的Q0端取反后再与Q1和Q2相与反馈到清零端CR，才能实现六进制计数。另外，秒钟单元电路向分钟单元电路提供脉冲的进位信号不能直接加到分钟单元电路的脉冲端口上，而是需要经过一个非门后再加到分钟单元电路的脉冲输入端上。同时，还要给这部分进位电路并联一个开关（详见总电路图），且在接通电源之前应保持该开关的闭合状态，接通电源后应先断开该开关，然后再接通脉冲单元电路，否则将不能保证整个电路的零状态。

此外，本次课程设计比较仓促，只是完成了设计的基本功能，其拓展功能没有精力去深究，等到以后有时间再逐步完善该电路的拓展功能。由于时间短暂和本人能力有限，本电路的设计可能存在一定问题和缺陷，如有发现希望老师能够给予批评指正。

七、元器件清单

1.七段数码管：6块 2.74LS192可逆计数器：6片 3.555定时器：1片

4.74LS47 BCD——七段译码器：6片 5.74LS11三—3输入与门：1片 6.非门：3块 7.2输入与门：1块 8.开关：2个

9.电阻：10M 1个，46.25M 1个 10.电容：0.01uF

2个

参考书

⑴《现代电子学及应用》，童诗白、徐振英编，高等教育出版社，1994年

⑵《电子系统设计》，何小艇等编，浙江大学出版社，2000年

⑶《集成电子基础教程》，郑家龙、王小海、章安元编，高教出版社，2002年5月

⑷《电子技术课程设计指导》 彭介华编，高等教育出版社，1997年10月

⑸《数字电子技术》童诗白编著高等教育出版社

2001年

第四篇：数电课程设计__数字钟

2007 /2008 学年 第 二 学期

课程所属部门： 工程基础实验与训练中心 课程名称： 数字电子技术B

考试方式： 闭卷 使用班级： 自动化061、自动化062、数控061、数控062

一、填空题（本题10空 ,每空2分,共20分）

1、将八进制数（561）O化成十进制数、十六进制数、二进制数 和8421BCD码数。

2、通过使能端的控制可以使TS与非门的输出实现 逻辑功能或 状态。

3、时序逻辑电路按照其触发器是否有统一的时钟控制分为

时序电路和 时序电路。

4、寄存器按照功能不同可分为两类： 寄存器和 寄存器。

二、化简题（本题3小题，每题3分，共9分）

1、用公式法将

化简为最简与或式。

2、用图形法将或式。

化简为最简与

3、用图形法将为最简与或式。

三、判断题（本题共5小题，每小题2分，共10分）

判断下列各TTL型门电路是否正确（输出逻辑关系、参数选择、电路接法），正确的打√，错误的打×。

化简

四、分析题（本题共3小题，共38分）

1、试写出下列逻辑电路的逻辑函数表达式。（6分）

2、试列出图（a）、图（b）所示电路的的输入信号波形和时钟波形，画出始状态为0。（12分）、的表达式，并对应下面所示端的波形，设、的初

3、分析下图所示电路：

（1）列出该电路的驱动方程，状态方程和输出方程；（2）列出电路的状态转换表；（3）画出电路的状态图和时序图；

（4）请说明：该电路是同步还是异步时序电路？（20分）

五、设计题（本题共3小题，共23分）

1、某导弹发射场有正、副指挥各一名，操作员二名，导弹发射的控制是在正、副指挥同时按下发射控制电钮和二名操作员当中的任一名按下发射控制电钮时，导弹发射，试根据以上的逻辑关系列真值表，写出最简与或表达式。（5分）

2、分别画出用下列方法实现逻辑函数可为原变量或反变量）。（10分）

（1）用最少的与非门实现；

（2）用图示3线—8线译码器和适当的门电路实现。的逻辑图（输入信号

3、某集成4位二进制计数器的功能表及逻辑符号如下，试画出用置数法将其构成59进制计数器（从00000011开始计数）的电路图（写出数制转换的表达式）。（8分）

第五篇：数电课程设计 数字钟电路设计

数字电子技术课程设计报告

目录

一、设计目的........................................................................................2

二、设计要求和设计指标....................................................................2（1）基本功能..................................................................................2（2）扩展功能..................................................................................2

三、设计内容........................................................................................2 3.1数字钟电路工作原理...................................................................2 3.2总体设计.......................................................................................3 3.2.1原理框图：.........................................................................3 3.2.2主要仪器及元器件.............................................................4 3.2.3系统模块设计.....................................................................4 3.3仿真结果.......................................................................................7 3.3.1电路连接.............................................................................7 3.3.2仿真截图.............................................................................8

四、本设计改进及建议........................................................................9

五、总结....................................................................................................9

六、参考文献..........................................................................................10 1

数字电子技术课程设计报告

一、设计目的

（1）掌握多功能数字钟的工作原理。

（2）掌握基本逻辑门电路、译码器、数据分配器、数据选择器、数值比较器、触发器、计数器、锁存器、555定时器等常用数字电路的综合设计方法。（3）熟悉用Proteus软件进行数字电路仿真设计的方法。（4）了解用Altium Designer软件进行PCB设计的方法。

（5）熟悉复杂数字电路的安装、测试方法，提高实验技能，增强工程实践能力。

二、设计要求和设计指标

（1）基本功能

具有“秒”“分”“时”计时和显示功能。小时按24小时计时制计时。校时功能，能够对“分”和“时”进行调整。（2）扩展功能

具有整点报时功能，在59min51s后隔秒发出500Hz的低音报时信号，在59min59s时发出1kHz的高音报时信号，声响时间持续1s。闹钟功能，闹时信号持续1min。

三、设计内容

3.1数字钟电路工作原理

电子数字钟的，通过计时精度很高的石英晶振，采用相应进制的计数器，转化为二进制数，经过译码和显示电路准确地将时间“时”“分”“秒”用数字的方式显示出来。

1.晶体振荡器电路

晶体振荡器电路给数字钟提供一个频率稳定准确的32768Ｈz的方波信号，可保证数

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字钟的走时准确及稳定。2.分频器电路

分频器电路将32768Ｈz的高频方波信号经32768（）次分频后得到1Hz的方波信号供秒计数器进行计数。分频器实际上也就是计数器。3.时间计数器电路

时间计数电路由秒个位和秒十位计数器、分个位和分十位计数器及时个位和时十位计数器电路构成，其中秒个位和秒十位计数器、分个位和分十位计数器为60进制计数器，而根据设计要求，时个位和时十位计数器为24进制计数器。4.译码驱动电路

译码驱动电路将计数器输出的8421BCD码转换为数码管需要的逻辑状态，译码电路及驱动电路由74LS248电路完成。5.数码管

数码管通常有发光二极管（LED）数码管和液晶（LCD）数码管，本设计提供的为ＬＥＤ数码管。

3.2总体设计

3.2.1原理框图：如图1

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图1：数字钟设计原理

3.2.2主要仪器及元器件

用到的元件有：7SEG-BCD、74HC30、74LS08、74LS90、555、BUTTON、CAP、CELL、LED-RED、RES等。3.2.3系统模块设计

（1）秒信号发生电路

根据计时的精度确定石英晶振的频率，采用32768HZ的石英晶体振荡器通过15次的分频来获得秒脉冲的信号，作为计时的基本单位。选CD4060作为秒脉冲发生电路的主要器件，它是14级的二进制计数器/分频器/振荡器。如图2，C1，C2，晶振，R4，CD4060等器件构成32768HZ振荡器。3脚输出14分频信号，图中的R4是反馈电阻，可使内部的非门电阻工作在线性放大区，C2是微调电容，可改变振荡频率，以保证精确度。从3脚输出的为32768的第14级二分频，即为2HZ，经74LS74（D触发器）再作二分频，从而得到秒脉冲（1HZ信号）为止。

（2）“时”“分”“秒”计数器电路“秒”、“分”、“时”计数器电路采用双BCD同步加法计数器CD4518，由图2得到的秒脉冲送图3a秒计数器，由此完成60秒计数功能。由74LS08的3脚输出信号即为60秒的进位时脉冲。

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图中，QA1、QB1、QC1、QD1为秒个位上十进制显示的二进制BCD码，QA1、QB2、QC2、QD2为秒十位上6进制BCD码，当十位要显示十进制6时即0110，QB2、QC2位均为1，利用此条件，经74LS08（四二输入与门）内部与门输出为1即高电平，给15脚，高电平使CD4518一组十位上的计数输出全部为0并向前输出一高电平，其他时候为低电平，此脉冲即为分脉冲的输入信号。CD4518 15脚和2脚分别为清零端，当它为高电平时，QD～QA=0为低电平，执行计数功能，其脉冲输入有2个方式，从2脚10脚输入时，为下降沿计数，此时9脚1脚接低电平才有效，否则不能计数，计数脉冲信号从9脚1脚输入时，从脉冲的上升沿开始计数，此时，2脚10脚应高电平才有效，否则不能计数。

分计数器与秒计数器完全相同。不同之处在于输出的脉冲不同，前者是1HZ，这里是1/60 HZ。图略。

时计数器为24进制计数，基本电路与分秒计数器相同。不同的是找出24进制的复位脉冲即显示24时个位及十位共8个输出端全部清零。十位为0010（显示2）时，个位为0100（显示4）时全部清零即00点。选十位的QB=1和个位的QC=1，通过与门74LS08给CD4518的15脚与7脚为高电平，使输出QA～QD全为0从而实现24进制，此进位

脉冲即为一天的计数脉冲，此设计中未使用。时计数器电路如图4：

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(3)译码显示电路设计 由计数器得到的4位二进制码的必须通过译码后转为人民习惯的数字显示。如12：54：30的二进制码为00010010：01010100：00110000。译码之后再驱动7段数码管显示时、分、秒。译码电路及驱动电路由74LS248电路完成。

见图5：

74LS248既作译码又是LED的驱动电路。13.12.11.10.9.15.14 输出分别推动数码管的a.b.c d.e.f.g.字段。74LS248的7、1、2、6 脚分别输出4 位二进制BCD码。根据计数器的输出状态由74LS248译码后再驱动LED直观显示出来。LED是共阴的。在LED 的第3或8脚串接一个电阻。可以改变LED 的亮度。

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(4)校时电路的设计

当出现时间误差时，可利用秒脉冲来进行校对，具体方法是通过校时开关将秒脉冲直接输入到分计数器和时计数器。利用微动开关进行校对。如图6所示：

校对工作过程，校对时，将开关拨到校对位置。此时秒计数器无脉冲输入停止计数。接下微动开关S1时。脉冲输入到74LS32的10脚。内部为二输入或门电路。⑨脚输入的是分脉冲，因秒计数器停止，分计数器也停止（不停也可以），分脉冲用秒脉冲替代。分计数器由1分计数脉冲变为1秒计数脉冲，加快了调整速度。同理，按下S2开关后，小时输入脉冲就以1秒脉冲代替，快速改变小时的显示，达到校时目的。当时间调到与标准时间相同时将开关拨到正常位置，计时又开始。

3.3仿真结果

3.3.1电路连接如图7所示

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D1LED-RED+5v8U574HC30+5v1234U10141CKACKBQ0Q1Q2Q31298116U4:B5474LS083174LS08U4:A22367R0(1)R0(2)R9(1)R9(2)74LS90U3U9141CKACKBQ0Q1Q2Q3129811U7141CKACKBQ0Q1Q2Q***2Q0Q1Q2Q3129811CKACKB2367R0(1)R0(2)R9(1)R9(2)74LS902367R0(1)R0(2)R9(1)R9(2)74LS902367R0(1)R0(2)R9(1)R9(2)74LS9021U8:A74LS08U2U63141CKACKBQ0Q1Q2Q3129811141CKACKBQ0Q1Q2Q3129811U4:C108911U4:D131274LS082367R0(1)R0(2)R9(1)R9(2)74LS902367R0(1)R0(2)R9(1)R9(2)74LS9074LS088U1QDC37R2500k23%RVCC4RV11kC150.01u2CVR1GNDTRTH6250k1555C21.428577u

图7 仿真电路

3.3.2仿真截图

（1）仿真后的截图如下：

图8 仿真后截图

（2）仿真后的波形图如下：

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图9 仿真波形图

四、本设计改进及建议

1.用示波器检测集成电路多谐振荡器的输出信号波形和频率，振荡器输出频率应为32768HZ。

2.将频率为32768Hz的信号送入分频器，并用示波器检查各级分频器的输出频率是否符合设计要求。

3.将1秒信号分别送入“时”、“分”、“秒”计数器，用显示器检查计数器的工作情况，看计数器是否按设计的进制计数。4.观察校时电路的功能是否满足校时要求。

5.当分频器和计数器正常工作后，将各级的电路相连，观察数字钟能否准确正常工作。

五、总结 在此次的数字钟设计过程中,更进一步地熟悉了芯片的结构及掌握了各芯片的工作原理和其具体的使用方法.在连接六进制,十进制,六十进制的进位及十二进制的接法中,要求熟悉逻辑电路及其芯片各引脚的功能,那么在电路出错时便能准确地找出错误所在并及时纠正了.在设计电路中,往往是先仿真后连接实物图,但有时候仿真和电路连接并不是完全一致的。在设计电路的连接图中出错的主要原因都是接线和芯片的接触不良以及接线的错 9

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误所引起的.接线的时候一定要细心,不要接错

对自己的设计图要仔细考虑，是否可行，尤其是进位输出，着重看看进位的CP脉冲是否正确。

在连接校正电路的过程中,出现时和分都能正常校正时,但秒却受到影响,特别时一较分钟的时候秒乱跳,而不校时的时候,秒从40跳到59,然后又跳回40,分和秒之间无进位,电路在时,分,秒进位过程中能正常显示,故可排除芯片和连线的接触不良的问题.经检查,校正电路的连线没有错误,后用万用表的直流电压档带电检测秒十位的QA,QB,QC和QD脚,发现QA脚时有电压时而无电压,再检测秒到分和分到时的进位端,发现是由于秒到分的进位未拔掉所至.在ＥＷＢ软件中得到绘制出原理图。每一部分电路完成后就对其进行功能检测，以便及时发现问题进行改正。扩展电路是在主体电路的基础上加上一部分功能实现电路，以实现定时、整点报时等功能。并附带原理阐述。

通过这次课程设计学习，让我对各种电路都有了大概的了解，也学会了常用绘图软件及仿真软件的应用。

所以说，坐而言不如立而行，对于这些电路还是应该自己动手实际操作才会有深刻理解，才会有收获。

六、参考文献

（1）数字电子技术课程设计指导书 2011年11月（2）阎石.《数字电子技术基础》.北京 清华大学出版社