数字钟考试报告格式说明

第一篇：数字钟考试报告格式说明

数字钟考试报告格式说明

实验项目名称：数字钟的设计与制作

第一部分

一，实验目的。

设计一个有60进制和24进制（或12进制）计数功能并通过译码器及七段数码管显示的电路。

功能要求：

在连续脉冲的触发下，秒、分为60进制计数，时为24进制（或12进制）计数，并且要求有译码、显示。

二，所用的器件

数字实验箱、2-5-10进制计数器（74ls90）、译码器（cd4511）、七段数码管等 三，设计步骤

1，熟悉要使用的芯片，数码管。画出引脚图，功能表。

2，设计出有 6位计数、译码、显示的电路图；先分图再总图！分图画在第一部分，总图画在第二部分。（这里的图都是指芯片的连线图）

3，阐述设计电路的工作原理。（分电路是如何实现计数，译码，显示的？）

4，按设计电路在实验箱上构成实物。

第二部分

1，画出6位计数、译码、显示电路的总图全图。

2，阐述全图的工作原理。,3，按设计电路在实验箱上构成实物

4，进行功能测试，验证其正确性

第三部分

做结论、总结

总之一个设计性实验报告是在假设大家都不知道工作原理的前提下写的，一份好的设计性实验报告就是给外行人也能看懂的报告，所以务必请大家写得详实规范。不要认为老师看得懂，往往被你们认为理所当然而被忽视的地方就是得分的地方。以上所提到的是一些设计要点，大家按照这些要点的格式来设计，自己有想法还可以多补充进来，而不是原样照抄！请大家好好准备，祝大家取得好的成绩！

第二篇：数字钟课程设计报告

一、综述

数字电子钟是一种用数字电路实现时、分、秒计时的装置，与机械式时钟相比具有更高的准确性和直观性，且无机械装置，具有更长的使用寿命，因此得到了广泛的应用。数字钟从原理上来讲是一种典型的数字电路，其中即包含了组合逻辑电路，也有时序电路。

因此，我们此次设计与制作数字电子钟就是为了了解其工作原理，从而学会制作数字钟。通过设计和制作数字电子钟，可以加深我们对中小规模集成电路相关知识的理解，并且通过实际运用，提高我们的动手能力、培养我们的探索精神。

二、设计题目与设计要求 1.设计题目

本次的题目为设计一个具有计时、显示“时、分、秒”和校时功能的数字电子钟，具体功能如下：

① 显示时、分、秒；

② 具有校时功能，可以分别对时及分进行单独校时，使其校正到标准时间； ③ 计时过程具有报时功能，当时间到达整点前10秒进行蜂鸣报时； ④ 为了保证计时的稳定及准确须由晶体振荡器提供表针时间基准信号。2.设计要求

本次设计的具体要求如下：

① 画出电路原理图（或仿真电路图）； ② 元器件及参数选择； ③ 电路仿真与调试；

三、方案选择

数字电子钟作为实际生活中运用广泛的一个物品。在电路实现方面，完全可以用单片机实现功能。这也是我们小组一开始的思路。但是，由于我们小组的这道题本身就比较简单，如果还从用单片机来做，基本上就只是编个程序的事情了。如此，这个学期在数电课上学到的一些东西并不能得到很好的运用，老师也是基于此考虑，建议我们还是不要使用单片机。

因此，我们采用了老师提供的思路和方案，具体的阐述请见以下几个部分。

四、大体设计思路

1.总体概要设计

数字钟实际上是一个对标准频率（1HZ）进行计数的计数电路。由于计数的起始时间不可能与标准时间（如北京时间）一致，故需要在电路上加一个校时电路，同时标准的1HZ时间信号必须做到准确稳定。晶体振荡器电路给数字电子钟提供一个频率稳定准确的32768Hz的方波信号，可保证数字钟的走时准确及稳定。然后分频器将32768Hz的高频方波信号经32768次分频后得到1Hz的方波信号供秒计数器进行计数。分频器实际上也就是计数器。通常使用石英晶体振荡器电路构成数字钟。图1所示为数字钟的一般构成框图。

“时”计时信号 “分”计时信号

校时信号

“秒”计时信号

图 1

数字电子钟原理框图

2.晶体振荡器电路

晶体振荡器电路给数字钟提供一个频率稳定准确的32768Ｈz的脉冲，可保证数字钟的走时准确及稳定。不管是指针式的电子钟还是数字显示的电子钟都使用了晶体振荡器电路。

3.分频器电路

分频器电路将32768Ｈz的高频方波信号经74HC4060和T’触发器（将D端接至输出的非端，使其变成一个T’触发器实现二分频）的分频后得到1Hz的方波信号，可以供秒计数器进行计数。分频器实际上也就是计数器。

4.时间计数器电路

时间计数电路由秒个位和秒十位计数器、分个位和分十位计数器及时个位和时十位计数器电路构成，其中秒个位和秒十位计数器、分个位和分十位计数器为60进制计数器，时个位和时十位计数器设计为24进制计数器。

5.译码驱动电路

译码驱动电路将计数器输出的8421BCD码转换为数码管需要的逻辑状态，并且为保证数码管正常工作提供足够的工作电流。

6.示数电路

用译码驱动电路提供的电流带动数码管实现数字电子钟最后的示数部分。数码管通常有发光二极管（LED）数码管和液晶（LCD）数码管，本设计采用的为LED数码管。

五、元件清单

30pF电容2个 32768Hz晶振1个 15k欧姆电阻4个 74HC4060一片

74LS74双D触发器一个 单刀双掷开关2个 1M电阻1个

74Ls00四二输入7个 74Ls192六片 74Ls48六片 共阴数码管6个 蜂鸣器一个

六、仿真电路图

根据上述思路，我们小组的各个成员分别负责了部分电路，在确认部分功能可以实现 的前提下，将它们有机地组合起来得到了总电路。并在proteus软件中进行了仿真，确定可以实现功能后，再申请了实做。

仿真电路总图见下：

七、各单元模块的具体设计和分析

1.晶体振荡器电路

晶体振荡器是构成数字式时钟的核心，它保证了时钟的走时准确及稳定。

图2所示电路通过CMOS非门构成的输出为方波的数字式晶体振荡电路，这个电路中，CMOS非门U1与晶体、电容和电阻构成晶体振荡器电路，U2实现整形功能，将振荡器输出的近似于正弦波的波形转换为较理想的方波。输出反馈电阻R1为非门提供偏置，使电路工作于放大区域，即非门的功能近似于一个高增益的反相放大器。电容C1、C2与晶体构成一个谐振型网络，完成对振荡频率的控制功能，同时提供了一个180度相移，从而和非门构成一个正反馈网络，实现了振荡器的功能。由于晶体具有较高的频率稳定性及准确性，从而保证了输出频率的稳定和准确。

晶体XTAL的频率选为32768HZ。该元件专为数字钟电路而设计，其频率较低，有利于减少分频器级数。

从有关手册中，可查得C1、C2 为30pF时，频率准确度和稳定度较高。

由于CMOS电路的输入阻抗极高，因此反馈电阻R1可选为20MΩ或10MΩ。较高的反馈电阻有利于提高振荡频率的稳定性。但是，由于实验室只提供了1MΩ的电阻，所以在实际制作的过程中，我们采用的是实验室提供的电阻，最终造成了脉冲输出端的频率并不是严格符合1Hz。

图2 晶体振荡器电路图

2.分频器电路

通常，数字钟的晶体振荡器输出频率较高，为了得到1Hz的秒信号输入，需要对振荡

器的输出信号进行分频。

通常实现分频器的电路是计数器电路，一般采用多级2进制计数器来实现。例如，将32767Hz的振荡信号分频为1Hz的分频倍数为32767（2），即实现该分频功能的计数器相当于15级2进制计数器。

本实验中采用HC4060来构成分频电路。HC4060在数字集成电路中可实现的分频次数最高，而且HC4060还包含振荡电路所需的非门，使用更为方便。

HC4060计数为最高为14级2进制计数器，可以将32767Hz的信号分频为2Hz，而经过转换为T’的D触发器则可以通过翻转功能将它分为1HZ的信号。如图3所示，可以直接实现振荡和分频的功能。

5图3 分频电路图

3.时间计数单元

时间计数单元有时计数、分计数和秒计数等几个部分。

时计数单元一般为24进制计数器计数器，其输出为两位8421BCD码形式；分计数和秒计数单元为60进制计数器，其输出也为8421BCD码。

针对每个计数单元，本实验分别采取了用两块74LS192芯片进行级联来产生相应的进制。

74LS192是同步十进制可逆计数器，它具有双时钟输入，并具有清除和置数等功能，其引脚排列及逻辑符号如下所示：

（a）引脚排列(b)逻辑符号

其中：为置数端，为加计数端，为减计数端，为非同步进位输出端，为清除端，Q0、Q1、Q2、为非同步借位输出端，P0、P1、P2、P3为计数器输入端，Q3为数据输出端。

其功能表如下：

表1 74LS192的功能表

对于秒计数单元，由于192内部本身就是10进制，所以只需要将作为十位输出的那一片192的输出端中的Q2和Q1（相与代表作为得到数字6）作为反馈端，相与再连接到两片

192的清零端上即可。如此就可以实现60进制的计数。满足秒计数的要求。实现此功能的部分电路如图四所示：

图4 60进制计数器电路

对于分计数单元，与秒计数单元完全一致，在此不再累述。

对于时计数单元，同理，将作为十位输出的那一片的192的输出端中的Q1(代表数字2）和作为个位输出的那一片192的输出端中的Q2（代表数字4）作为反馈端，相与再连接到两片192的清零端上即可。如此就可以实现24进制的计数。满足时计数的要求。实现此功能的部分电路如图五所示：

图5 24进制计数器电路

4.译码驱动及显示单元

计数器实现了对时间的累计以8421BCD码形式输出，选用显示译码电路将计数器的输出数码转换为数码显示器件所需要的输出逻辑和一定的电流，选用74LS48作为显示译码电路，选用共阴LED数码管作为显示单元电路，实现此部分的功能的电路如图6所示。

图6 译码驱动和显示电路

5.校时电路

当重新接通电源或走时出现误差时都需要对时间进行校正。通常，校正时间的方法是：首先截断正常的计数通路，然后再进行人工出触发计数或将频率较高的方波信号加到需要校正的计数单元的输入端，校正好后，再转入正常计时状态即可。

根据要求，数字钟应具有分校正和时校正功能，因此，应截断分个位和时个位的直接计数通路，并采用正常计时信号与校正信号可以随时切换的电路接入其中。

图7 校正电路

6.整点报时电路

一般时钟都应具备整点报时电路功能，即在时间出现整点前数秒内，数字钟会自动报时，以示提醒。其作用方式是发出连续的或有节奏的音频声波，较复杂的也可以是实时语音提示。本次采用的是用蜂鸣器实现简单的鸣响。

根据要求，电路应在整点前10秒钟内开始整点报时，即当时间在59分51秒到59分59秒期间时，报时电路报时控制信号。故将秒计数电路部分的作为十位的那一片的192的输出端中的Q2、Q0相与（即表示数字5），作为蜂鸣器的控制端1。再将分计数电路部分的作为十位的那一片192的输出端中的Q2、Q0相与（即表示数字5），再和作为个位的那一片192的输出端中的Q3、Q0相与（即表示数字9）相与，如此作为蜂鸣器的控制端2。最后，再将两个控制端相与，连接至蜂鸣器的一端，再将另一段接地即可。

八、心得体会

第三篇：数字钟实验设计报告

数字钟实验设计报告

数字钟设计

一 设计任务

1.基本功能：以数字形式显示时、分、秒的时间，小时的计时要求为“24翻1”，分和秒的计时要求为60进位； 2.扩展功能：校时、正点报时及闹时功能；

二 电路工作原理及分析

数字电子钟主要由以下几个部分组成：秒信号发生器，时、分、秒计数器，显示器，校时校分电路，报时电路。

2.1数字钟的基本逻辑功能框图

图1 数字钟的基本逻辑功能框图

2.2振荡器的设计

振荡器是数字钟的核心。振荡器的稳定度及频率的精确度决定了数字钟的准确程度。通常选用石英晶体构成振荡器电路。一般来说，振荡的频率越高，计时精度越高。如果精度要求不高则可以采用由集成逻辑门与R、C组成的时钟源振荡器或集成电路计时器555与R、C组成的多谐振荡器,电路参数如图2所示.接通电源后，电容C1被充电，当Vc上升到2Vcc/3时，使vo为低电平，同时放电三极管T导通，此时电容C1通过R2和T放电，Vc下降。当Vc下降到Vcc/3时，vo翻转为高电平。电容C1放电所需时间为 tpL=R2ln2≈0.7R2C1 当放电结束时，T截止，Vcc将通过R1、R2向电容器 C1充电，一；Vc由Vcc/3上升到2Vcc/3所需的时间为

当平。如得到 振 故

tpH=(R1+R2)C1ln2≈0.7(R1+R2)C Vc 上升到2Vcc/3 时，电路又翻转为低电此周而复始，于是，是在电路的输出端就一个周期性的矩形波。其振荡频率为 f=1/(tpL+tpH)≈1.43/[(R1+2R2)C] 荡周期：T=T1+T2=(R1+2R2)C1In2 得 R1+2R2=T/C1In2=0.142k 选定R1=0.1K,R2=0.021k

图2 555振荡器（图中R1，R2值不为实际值）

图3 555振荡器产生的波形

2.3时、分、秒计数器电路

时、分、秒计数器电路由秒个位和秒十位，分个位和分十位及时个位和时十位计数器电路构成，其中秒个位和秒十位计数器，分个位和分十位计数器为60进制计数器，而时个位和时十位为24进制计数器。

2.4校时电路

通过开关，触发器，逻辑门组成的校时电路来校时。校时电路时用来对“时”、“分”、“秒”显示数字进行校对调整的.三 数字电路的设计

3.1计数电路的设计

由2个74LS90计数器和4个74LS290计数器组成的时分秒的计数电路。

3.1.1六十进制计数电路

秒计数和分计数单元为60进制计数器，其输出为8421BCD码。采用十进制计数器74LS290来实现时间计数单元的计数功能。由图可知，74LS90为异步清零计数器，有异步清零端12,13脚（高电平有效）。

图4 六十进制计数器

(1)秒计数器电路的电路图如图4所示

秒个位计数单元为10进制计数器，无需进制转换，当QAQBQCQD从1001变成0000时，U1 向U3 的输入端发出一个脉冲信号，使秒十位进1位。

秒十位计数单元为6进制，当QAQBQCQD变成0110时，通过与QBQC相连的导线，给U3 两个清零端一个信号，把它的两个清零端都变成1，计数器的输出被置零，跳过0110到1111的状态，又从0000开始，如此重复，十位和个位合起来就是60进制。

(2)分计数器

分的个位和十位计数单元的状态转换和秒的是一样的，只是它要把进位信号传输给时的个位计数单元，电路图如图4所示

3.1.2二十四进制计数器电路

时计数单元为24进制计数器，其输出为8421BCD码。采用十进制计数器74LS90来实现时间计数单元的计数功能。

时计数器电路的电路图如图5所示

图5 二十四进制计数器

当“时”十位的QAQBQCQD为0000或0001时，“时”的个位计数单元是十进制计数器，当个位的QAQBQCQD到1010时，通过与非门使得个位74LS90上的清零端为０，则计数器的输出直接置零，从0000开始。当十位的QAQBQCQD为0010时，通过与非门使得该74LS90的清零端为０，“时”的十位又重新从0000开始，此时的个位计数单元变成4进制，即当个位计数单元的QAQBQCQD为0100时，就要又从0000开始计数，这样就实现了“时”24进制的计数。

3.2校时电路的设计

数字钟应具有分校正和时校正功能，因此，应截断分个位和时个位的直接计数通路，并采用正常计时信号与校正信号可以随时切换的电路接入其中。如图6所示，当开关J1按下时，直接给分个位计数器一个脉冲信号，使分计数器进1位，同时不影响数字钟的运行。同理，由J2对时计数器进行校对。

图6 校时校分电路

3.3 整点报时设计

仿广播电台正点报时电路的功能要求时：每当数字钟计时快要到正点时发出声响，通常按照4低音1高音的顺序发出间断声响，以最后一声高音结束的时刻是整点时刻。

每当数字钟计时快要到正点时发出声响，按照4低音1高音的频率发出间 断声响，前4低音声响频率为500HZ，后1高音声响频率为1000HZ。并以最后一 声高音结束的时刻为正点时刻。本设计中，报时电路采用TTL与非门。报时电路如图1.5所示。4声低音分别发生在59分51秒、53秒、55秒及57秒，最后一 声高音发生在59分59秒，声响均持续1秒。如表1.2所示。由表可得式1.1。只有当分十位的Q2M2Q0M2=11，分个位的Q3M1Q0M1=11，秒个位的Q2S2Q0S=11及秒个位的Q0S1=1时，音响电路才能工作。

3.4 报时电路的安装与调试

按照原理图及实物连线图接线。报时音响电路采用三极管3DG130来推动喇叭。报时所需的500Hz和1000Hz音频信号，分别取分频器的500Hz输出端和1000Hz输出端。

四 主要芯片的技术参数

4.1 74LS90芯片

74LS90芯片结构及引脚分布如图7所示，74LS90计数器是一种中规模的二一五进制计数器。它由四个主从JK触发器和一些附加门电路组成，整个电路可分两部分，其中FA触发器构成一位二进制计数器；FD、FC、FB构成异步五进制计数器，在74LS90计数器电路中，设有专用置“0”端R1、R2和置位（置“9”）端S1、S2。

图7 74LS90芯片

4.2 74LS290芯片

74LS190芯片的管脚分布如图8所示，其中，R9（1）、R9（2）称为置“9”端，R0（1）、R0（2）称为置“0”端；A、B端为计数时钟输入端，QAQBQCQD为输出端，NC表示空脚。74LS290具有以下功能：

置“9”功能：当R9（1）= R9（2）=1时，不论其他输入端状态如何，计数器输出QAQBQCQD=1001，而1001（2进制）=9（10进制），故又称为异步置数功能。

置“0”功能：当R9（1）和 R9（2）不全为1，并且R0（1）=R0（2）=1时，不论其他输入端状态如何，计数器输出QAQBQCQD=0000，故又称为异步清零功能或复位功能。

计数功能：当R9（1）和 R9（2）不全为1，并且R0（1）和R0（2）不全为1时，输入计数脉冲，计数器开始计数。

图8 74LS290芯片

五 心得体会

通过这次综合试验设计,大大提高了我分析问题的能力，同时提高了运用电工领域有关的软件进行电路模拟仿真的能力，将自己在课堂上学到的数电知识得到充分发挥，解决了很多问题，同时学到了很多元件和芯片的各种用途及性能，从中学到了很多书上没有明白的问题

本次的课程设计，是对所学的数电知识的一次综合应用，既考验了我的知识掌握程度，也锻炼了我的动手能力。在此过程中，我学到很多新知识，对电工电子课程的学习也更有兴趣了。虽然此次课程设计花费了一番功夫，却让我收获了很多，让我知道了学无止境,永远不能满足现有的知识，人生就像在爬山，一座山峰的后面还有更高山峰在等着你。

在这次数字电子钟课程设计中，也非常感谢同学的帮助！

第四篇：数字钟的报告

FPGA数字导流设计——数字钟

一、设计目的

二、设计要求

1、能够进行正常的时、分、秒计时功能，分别由6个数码管显示24h/60min/60s。

2、Sc键进行校时：按下Sc键时，时计数器以秒速度递增，并按24循环，计满23后再回00。

3、Sb键进行校分：按下Sb键时，时计数器以秒速度，并按60循环，计满59后再回00，但不向时进位。

3、Sa键进行秒清零：按下Sa键时，可对秒清零。

4、扬声器整点报时：当计时达到59’51”时开始报时

三、设计步骤

1、数字钟顶层设计

根据外部输入输出要求划分内部功能模块有：

（1）内部1Hz的时间基准和整点报时用的1KHz和500Hz的脉冲信号，需要设计一个输入为1KHz输出为1Hz和500Hz的分频模块FENP。

（2）实现六十进制带有进位和清零功能的秒计数模块SECOND，输入为1Hz脉冲和低电平有效的清零信号CLR，输出为秒个位s0[3…0]秒十位s1[3…0]、进位信号co。

（3）实现六十进制带有进位和置数功能的分计数模块MINUTE，输入为1Hz脉冲和高电平有效的使能信号EN，输出为分个位m0[3…0]分十位m1[3…0]、进位信号co。

（4）实现二十四进制带无进位功能的时计数模块HOUR，输入为1Hz脉冲和高电平有效的使能信号输出为时个位h0[3…0]、时十位h1[3…0]。（5）实现整点报时功能模块ALERT，输入为分个位m0[3…0]分十位m1[3…0]秒个位s0[3…0]秒十位s1[3…0]，输出为高频声控制Q1K和低频声控制Q500。由上述功能模块组成的数字钟顶层原理图如图1所示。

2、数字钟功能模块设计

（1）分频模块

功能要求：输入为1kHz，输出为1Hz和500Hz脉冲信号，分频模块如图2所示

设计思路：采用原理图输入方式实现2分频和1000分频，如图3所示

图2

图3（2）秒模块

功能要求：实现带有进位和清零功能的六十进制“秒”计数器，输入为1Hz秒冲和低电平有效的清零信号CLR，输出为秒个位S0[3…0]、秒十位S1[3…0]、进位信号CO，模块SECOND如图4所示

设计思路：采用VHDL语言输入方式，以时钟clk和清零信号clr为进程的敏感変量，当clr为“1”时清零，clr为“0”时在时钟上升沿作用下状态小于59计数而等于58时产生进位。源程序如下： library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity SECOND is port(clk, clr:in std_logic;

sec1, sec0:out std_logic_vector(3 downto 0);co:out std_logic);end SECOND;architecture SEC of SECOND is begin

process(clk, clr)variable cnt1, cnt0:std_logic_vector(3 downto 0);begin

if clr = '1' then cnt1:= “0000”;cnt0:= “0000”;elsif clk'event and clk = '1' then

if cnt1 = “0101” and cnt0 = “1000” then co <= '1';cnt0 := “1001”;elsif cnt0 < “1001” then cnt0 := cnt0 + 1;else cnt0 := “0000”;if cnt1 < “0101” then cnt1 := cnt1 + 1;else

cnt1 := “0000”;co <= '0';end if;end if;end if;sec1 <= cnt1;sec0 <= cnt0;end process;end SEC;

图4

仿真图

（3）分模块

功能要求：实现带有进位和置数功能的六十进制“分”计数器，输入为1Hz脉冲和高电平有效的使能信号EN，输出为分个位m0[3…0]、分十位m1[3…0]、进位信号co，分模块如图5所示。

设计思路：采用VHDL语言输入方式，以时钟clk为进程的敏感変量，当en为“1”时,在时钟上升沿作用下状态小于59时完成计数，等于58时产生进位。源程序如下： library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity MINUTE is port(clk,en:in std_logic;

min1,min0:out std_logic_vector(3 downto 0);

co:out std_logic);end MINUTE;architecture MIN of MINUTE is begin process(clk)variable cnt1,cnt0:std_logic_vector(3 downto 0);begin if clk'event and clk ='1'then if en ='1'then if cnt1 =“0101” and cnt0 =“1000” then co <='1';cnt0:=“1001”;elsif cnt0 <“1001” then cnt0:=cnt0+1;else cnt0:=“0000”;if cnt1 <“0101” then cnt1:=cnt1+1;else cnt1:=“0000”;co <='0';end if;end if;end if;end if;min1 <= cnt1;min0 <= cnt0;end process;end MIN;

图5

仿真图

（4）时模块

功能要求：实现无进位的二十四进制“时”计数器，输入为1Hz脉冲和高电平有效的使能信号EN，输出为时个位H0[3…0]、时十位H1[3…0]，时计数模块如图6所示。

设计思路：采用VHDL语言输入方式，以时钟clk为进程的敏感変量，当en为“1”时,在时钟上升沿作用下状态小于23时计数。源程序如下： library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity HOUR is port(clk,en:in std_logic;

h1,h0:out std_logic_vector(3 downto 0));end HOUR;architecture hour_arc of HOUR is begin process(clk)variable cnt1,cnt0:std_logic_vector(3 downto 0);begin if clk 'event and clk='1' then if en='1' then if cnt1=“0010”and cnt0=“0011”then cnt1:=“0000”;cnt0:=“0000”;elsif cnt0<“1001” then cnt0:=cnt0+1;else cnt0:=“0000”;cnt1:=cnt1+1;end if;end if;end if;h1<=cnt1;h0<=cnt0;end process;end hour_arc;

图6

仿真图

（5）整点报时模块

功能要求：实现整点报时功能，输入为分个位m0[3…0]、分十位m1[3…0]、秒个位s0[3…0]、秒十位s1[3…0]，输出为高频声控Q1K和低频声控Q500，整点报时模块如图7所示

设计思路：采用VHDL语言输入方式，以时钟clk为进程的敏感変量，在时钟上升沿作用下，当m1=“0101”、m0=“1001”、s1=“0101”，s0分别为“0001”、“0011”、“0101”、“0111”时，q500输出为“1”；当m1=“0101”、m0=“1001”、s1=“0101”、s0=“1001”时，q1k输出为“1”。源程序如下： library ieee;use ieee.std_logic_1164.all;entity ALERT is port(m1,m0,s1,s0:in std_logic_vector(3 downto 0);clk:in std_logic;q500,q1k:out std_logic);end ALERT;architecture sss_arc of ALERT is begin process(clk)begin if clk 'event and clk ='1'then if m1=“0101” and m0=“1001”and s1=“0101” then if s0=“0001” or s0=“0011”or s0=“0101” or s0=“0111”then q500 <='1';else q500<='0';end if;end if;if m1=“0101” and m0=“1001”and s1=“0101” and s0=“1001”then q1k<='1';else q1k<='0';end if;end if;end process;end sss_arc;

图7

3、功能仿真

根据各模块功能要求，分别对各模块进行功能仿真，满足功能要求后生成宏模块。按照图1形成数字钟顶层图。

4、编译、下载、实测 对数字钟顶层图编译后下载到CPLD/FPGA芯片中，将数字试验箱中的各部分按照图8连接电路即可进行实测。

四、心得体会

第五篇：数字钟课程设计报告

摘要

数字电子钟是一种用数字显示秒﹑分﹑时的记时装置，与传统的机械时钟相比，它一般具有走时准确﹑显示直观﹑无机械传动装置等优点，因而得到了广泛的应用。数字电子钟的设计方法有许多种,例如,可用中小规模集成电路组成电子钟；也可以利用专用的电子钟芯片配以显示电路及其所需要的外围电路组成电子钟；还可以利用单片机来实现电子钟等等。本课程设计采用的是中小规模集成电路法，时钟信号发生器采用32768Hz的CMOS石英谐振器制作，产生1Hz时钟脉冲；用74LS290设计两个六十进制的计数器对“分”、“秒”信号计数，二十四进制计数器对“时”信号计数、再通过“时”、“分”校正电路进行时间的校正，实现数字电子钟的功能。

关键词

数字电子钟；中小规模集成芯片；计数器；数字电子技术

设计的目的

（1）加强对电子制作的认识，充分掌握和理解设计个部分的工作原理、设计过程、选择芯片器件、电路的焊接与调试等多项知识。（2）把理论知识与实践相结合，充分发挥个人与团队协作能力，并在实践中锻炼。（3）提高利用已学知识分析和解决问题的能力。（4）提高实践动手能力

设计用到的仪器和零件

计数器（3片CD4518、CD4081）、显示译码器（6片CD4511）、6片共阴极数码管、二极管、电阻、电容、晶振（32.768kHz）、集成计数器（CD4060、CD4013）、开关、接线座、PCB板等元件。

数字钟的结构及基本工作原理

结构

数字电子时钟实际上是一个对标准频率（1Hz）进行计数的计数电路。由于计数的起始时间不可能与某一个标准时间（如东八时区时间）一致，故需要在电路上加上一个对“时”、“分”进行校正的校时电路，同时为了提高计时的准确性，信号发生器产生的标准的1Hz时间信号必须做到准确稳定，通常使用石英晶体振荡器电路构成数字电子时钟中的信号发生器电路的主元件。

（1）晶体振荡器电路给数字钟提供一个频率稳定准确的32768Ｈz的方波信号，可保证数字钟的走时准确及稳定。不管是指针式的电子钟还是数字显示的电子钟都使用了晶体振荡器电路。

（2）分频器电路将32768Ｈz的高频方波信号经3276次分频后得到1Hz的方波信号供秒计数器进行计数。分频器实际上也就是计数器。

（3）时间计数电路由秒个位和秒十位计数器、分个位和分十位计数器及时个位和时十位计数器电路构成，其中秒个位和秒十位计数器、分个位和分十位计数器为60进制计数器，而根据设计要求，时个位和时十位计数器为12进制计数器。

（4）译码驱动电路将计数器输出的8421BCD码转换为数码管需要的逻辑状态，并且为保证数码管正常工作提供足够的工作电流。

（5）数码管通常有发光二极管（LED）数码管和液晶（LCD）数码管，本设计提供的为ＬＥＤ数码管。

工作原理

（1）秒脉冲产生电路— CD4060

14位二进制串行计数器 CD4060。CD4060 是由一振荡器和 14 级二进制串行计数位组成。振荡器的结构可以是 RC 或晶振电路。CR 为高电平时，计数器清零且振荡器停止工作。所有的计数器均为主-从触发器，在 CP1（和 CP0）的下降沿，计数器以二进制进行计数。在时钟脉冲线上使用斯密特触发器对时钟的上升和下降时间无限制。利用CD4060组成32.768 kHz振荡器，再经过内部分频器14分频从其第3脚输出2Hz（32.768 kHz /214 = 2 Hz）的脉冲信号。焊接完毕后，通电测试 LED指示灯闪烁，1秒钟闪烁 2次。说明该电路正常工作

（2）分脉冲产生电路— CD4518 CD4518，是一种同步加计数器，在一个封装中含有两个可互换二 / 十进制计数器，其功能引脚分别为1～7和9～15。该计数器是单路系列脉冲输入（1 脚或 2 脚；9 脚或 10脚），4路BCD码信号输出(3脚～6脚；{11}脚～{14}脚)。此外还必须掌握其控制功能，否则无法工作CD4518有两个时钟输入端CP和EN，若用时钟上升沿触发，信号由CP输入，此时EN端应接高电平“1”, 若用时钟下降沿触发，信号由EN端输入，此时CP端应接低电平“0”,不仅如此，清零（又称复位）端CR也应保持低电平“0”，只有满足了这些条件时，电路才会处于计数状态，若不满足则不工作。值得注意，因输出是二/十进制的BCD码，所以输入端的计数脉冲到第十个时，电路自动复位0000状态。另外，CD4518无进位功能的引脚，但电路在第十个脉冲作用下，会自动复位，同时第6脚或第14 脚将输出下降沿的脉冲，利用该脉冲和EN端功能，就可作为计数的电路进位脉冲和进位功能端供多位数显用。（3）小时脉冲产生电路— CD4518 与分脉冲产生电路的结构工作原理相同，只是为24进制。

（4）与门电路— CD4081 CD4081为14脚封装，四2输入与门。在数字钟电路中的作用：将CD4518置为60进制、24进制计数器。

（5）2分频电路— CD4013 CD4013 是双 D 触发器芯片，为14脚封装，在数字电路中常用来进行锁存数据，组成分频电路等。CD4013 在数字钟电路中的作用：将 CD4060 产生的2Hz 脉冲2分频（2进制计数器），输出 1Hz 的秒脉冲。（6）译码显示电路— CD4511 CD4511 是一片 CMOS BCD —锁存 / 7 段译码 / 驱动器，用于驱动共阴极LED数码管显示器的BCD码—七段数码管译码器。具有BCD转换、消隐和锁存控制、七段译码及驱动功能的CMOS电路，能提供较大的拉电流。共阴 LED 数码管是指 7 段 LED 的阴极是连在一起的，在应用中应接地。限流电阻要根据电源电压来选取，电源电压5V时，可使用300Ω左右的限流电阻。（7）秒、分、时校准电路—开关S3、S2、S1 分、时校准电路：利用开关手动输入脉冲，S2、S1每按下一次，相应的时、分的数字加一。秒校准电路：正常计时工作时，S3闭合；进行秒校准时，S3断开，暂停秒计时，等标准时间一到，立即闭合S3，恢复正常走时。

课程设计电路的组装与调试

组装

（1）核对元器件清单：是否有缺件；

（2）检查印制电路板：是否有断线、短路等；（3）焊接电阻：摆放整齐一致，黄色环在下边；（4）焊接二极管：1N4148，注意极性；（5）焊接跨线：剪下二极管引脚，焊J1~J6；（6）焊接集成电路座：注意缺口位置与图一致；（7）焊接无极性电容、晶振：注意C的字在正面；（8）焊接数码管：注意小数点在右下方；（9）焊接发光二极管：LED，注意极性；（10）焊接开关、电解电容、接线座。（1）判断二极管1N4148，LED的极性；

（2）判断电阻阻值：读色环、用万用表测量；（3）安装集成芯片12片：芯片型号不要装错，缺口位置与图/座一致，缺口左下方为1脚；（4）安装数码管：注意小数点在右下方；

（5）安装电容：正负极性，无极性C的字放在正面（6）最后检查焊接质量：焊点有无虚焊、瑕疵。

调试

（1）安装完成后通电，观察各个模块的工作情况；（2）若数码管不亮，检查地线通否，3脚接地否；（3）若整个电路不工作，分模块检查，各个部分 的接线、安装、功能是否正常；（一般方法）（4）芯片工作是否正常：首先检查电源，„„；（5）秒、分、时校准部分：测试是否功能正常。

总结与心得

通过这次课程设计，加强了我动手、思考和解决问题的能力。在设计中用的芯片可能与平时常见的不一样，但原理一样，同时我还理解到，同样功能可以由不同的芯片实现，需遵行简单，经济的原则，从而最大程度符合目标设计。课程设计是一次难得的锻炼机会，让我们能够充分利用所学过的理论知识还有自己的想象的能力，另外还让我们学习查找资料的方法，以及自己处理分析电路，设计电路的能力。这些对我来说都是一个很好的提高。我趁着做课程设计同时也是对课本知识的巩固和加强，由于课本上的知识太多，平时课间的学习并不能很好的理解和运用各个元件的功能，而且考试内容有限，所以在这次课程设计过程中，我们了解了很多元件的功能，并且对于其在电路中的使用有了更多的认识。另外还学习到了一些仿真软件，比如Proteus等学习软件，给设计提供了很大的便利。

同时，这次课设还让我明白，困难是成功的台阶，只有一级级走上去才能有所收获。工科院校的学生应当这样多参与实践，多去运用自己所学的知识，为将来工作打下基础。