第一篇：大陆IC设计公司创业三段论
大陆IC设计公司创业三段论
来源：中国IC技术交易网
总结中国本土集成电路设计公司的发展历程，按照营业额基本可以分为三个阶段，1000万美金、一亿美金、5亿美金，与台湾朋友交流这种说法同样得到认可，台湾IC设计公司的发展过程也基本上按照这种次序，对于创业型公司一旦能够跨越这三道门槛，大都可以达到比较稳定的发展状态，像台湾的 realteK，美国的Atheros、Silicon Lab等知名半导体公司基本上都处于5亿美金左右营业额的规模。
之所以现在谈到半导体公司发展三段论，是因为本土微电子经过多年的发展，已经基本处于爆发的边缘，预计2009年大陆包括瑞芯微、锐迪科、上海泰景、北京中天联科、上海晶晨及海思等公司的营业额基本上都在一亿美金之上（当然如果算上那些IC卡公司相信会更多），之前已经在NADAQ上市的微电子公司中星微、展讯、珠海炬力及无锡美新曾经也在这个规模，应当说大陆本土IC设计公司已经有一批一亿美金规模的公司，相信未来几年会出现几家突破5亿美金的知名半导体设计企业。
将1000万美元作为集成电路设计公司发展的第一步是因为如
果能够维持每年一千万美金的营业额，即使按照大陆普遍较低30-40%的毛利率，也可以维持一家公司的基本运营，生存不会出现问题，就目前大陆微电子公司的现状，估计会有超过50家可以达到这个规模，公司的发展需要积累和运气，只要实现公司的收支平衡，即使短时间内无法实现突破，总会等来业绩大幅提升的一天。
一亿美金是微电子公司发展的里程碑，实现了每年一亿美金的营收，无论在大陆、台湾甚至美国，基本上都可以IPO，之前中星微、展讯等也是在这个规模时上市，对于一家微电子公司，一旦营收能够达到1000万美元，碰上好的产品和市场，运气好的话，从1000万美金到1亿美金的跨越并非高不可攀，仅仅凭借一个产品的突破便可以达到，如中星微的Camera、展讯的基带、珠海炬力的MP3都是如此。
每个产品都有一定的生命周期，运气好的话即使公司其他能力差一些，对于创业型IC设计公司实现1亿美金的营收并不难，但要达到5亿美元，仅仅依赖运气很难实现，公司不仅要有适销对路的产品，也必须在多元化方面实现突破，更重要的，相对1亿美元营收单靠产品便可以实现，5亿美元营收的公司对企业管理、企业文化甚至团队等领域的要求要高得多，仅仅凭借运气很难实现，对企业CEO的要求也高得多，一个优秀企业的成长往往伴随企业老板个人能力的成长，一旦 CEO不能
随着企业成长而成长，往往会成为企业发展的最大障碍，这也是为什么在国外往往创业者成功上市之后会请更专业职业经理人经营公司而自己退居二线的原因。
50：10：0，就目前中国本土微电子公司在三个档次的数量可以看出，随着中国经济的高速发展，未来几年大陆出现几家营收突破5亿美元的公司并非没有可能，当然要出现像联发科这样的巨无霸企业需要的不仅仅是时间，更需要产业变革带来的机会，即使在台湾除了联发科一枝独秀之外，其他2-10名公司的营收基本上也处于这个范围，现实一点大陆微电子公司要赶超台湾，必须首先出现一批营收达到50亿美金规模的公司，凭借大陆强大的制造资源，相信这一天不会等待太久（作者，老杳）
第二篇：IC设计经验总结
IC设计经验总结
一、芯片设计之前准备工作：
1)根据具体项目的时间要求预订MPW班次，这个可以多种途径完成。
（1）：一方面可以跟中科院EDA中心秦毅等老师联系，了解各个工艺以及各个班次的时间。半导体所是EDA中心的会员单位，他们会很热心的帮助完成。
（2）：另一方面可以和具体项目合作的单位如清华等，根据他们的流片时间来制定自己的流片计划。
2)仔细核对设计库的版本更新情况，包括PDK、Spectre Model以及RuleDecks。这些信息可以直接可以从中科院EDA中心获得，或者从相应的合作单位进行沟通统一。这一点对后续的设计很重要，请务必要引起重视。
3)得到新的工艺库必须整体的熟悉一下，好好的查看里面的Document以及Userguide之类的，里面的很多信息对实际设计很有帮助。安装工艺库的过程会根据具体设计要求做出一些选着。如TSMC65nm工艺库在安装过程中会提示是否选着RF工艺、电感是否使用厚层金属、MIM电容的单位面积电容值等之类的。
4)制定TapeOut的具体Schedule.这个Schedule的制订必须请相关有经验的人来核实，第一次TapeOut的人往往缺乏实际经验，对时间的安排可能会不合理。一旦Schedule制订好后，必须严格按照这个时间表执行。当然必须赶早不赶晚！
二、芯片设计基本系统框图一 芯片系统设计Matlab/C++/ADS/VerilogA等Cadence/Synopsis/Modesim/NC-Verilog等NO模拟电路芯片NO模拟电路验证Yes数字电路芯片数字电路验证SpetreVerilog/Ultrusim-VerilogNOVirtuoso/SoC encounterNO版图验证数模混合仿真NO符合要求Yes版图设计(模拟/数字)NOYes寄生提取仿真验证NO符合要求Calibre(DRC/LVS)Calibre(LPE)Yes设计完成TapeOut封装测试NO符合性能Yes设计彻底完成
图一
三、模拟IC设计基本流程
3.1)设计框图如下图二
电路样式选择电路结构确定参数的选定以及仿真优化以及可靠性仿真
图二 3.2电路的式样确定
这个主要是根据系统设计结果，分析和确定模拟电路的详细的式样。3.3电路的结构确定
根据单元模块电路的功耗、代价等各个指标的折中分析，确定各个单元模块的具体实现电路形式，如滤波器是无源滤波器还是有源滤波器，有正交VCO产生I/Q信号还是通过/2分频器来实现I/Q信号，用差分形式还是用单路形式等等。在具体电路的选取过程中，我们需要查阅了大量的IEEE文献，从中选取了比较成熟的，应用较广的电路结构来进行我们的设计工作。有时候可能会发现所确定的结构很难或者根本不可能满足技术指标的要求，这就需要改进结构或者查阅文献，设法满足要求。3.4参数的选取和仿真
电路参数的选定与电路的仿真是分不开的。在比较重要的设计任务中，手算可以在20%的时间内完成80%的设计工作量，剩下的20%却需要花80％的时间来做。通过手算确定的参数是近似的，有时候会引错方向。但是它可以了解到参数的变化对设计会有多大的影响，是很有必要的。而采用计算机的反复迭代会使设计者对设计体会不深，不是明智的办法。
俗话说“公欲善其事，必先利其器”。目前，在公司内部可以使用多种EDA工具进行电路仿真。对于EDA工具的使用不在于多，能够精通常用的一类或者几类就行。最主要的时候能够灵活的进行仿真规划，知道什么样的电路适合用什么样的仿真工具。
－HSPICE；对于低频电路设计来说，HSPICE是一种最灵活方便的工具，而且其仿真精度也比较高，后来被SYNOPSYS收购，好像也正是因为这个原因使得如今的Hspice仿真速度以及精度都可以跟Cadence产出的仿真器相媲美了。业界使用Hspice作为仿真软件的也挺多，原先是avanti公司的，－Spectre；是Cadence的仿真器，由于其是图形界面，所以很直观。－SpectreRF：对于射频电路设计，SpectreRF是一种不错的选择。
－UltraSim：相比于Spertre而言，在仿真精度损失3%的情况下，可以加速10~100倍的仿真速度。而且进行整体芯片后仿真时候，我们可以根据其不用的精度要求来设置各个模块的仿真精度。UltraSim Full-Chip Simulatorfor faster convergence on goals andsignoff of post-layout designs at thechip level.具体UltraSim的使用可以参考《Virtuoso® UltraSim Simulator User Guide》、《ADE/UltraSim Integration Tutorial》等。在网上相关资料很多，可以根据要求自己下载学习。－APS：Accelerated Parallel Simulatordelivers high-precision SPICE andscalable multi-core simulationperformance for complex and large preandpost-layout of analog and RF ICdesigns.这种仿真器是现在业界最快的仿真器，如今实验室已经成功启动APS进行大规模的是芯片整体验证仿真。在整体芯片规模越大，越能体现出优势。(对应的Cadence版本5.10.41.5,安装相应的MMSim72)－SpectreVerilog：能够进行数模混合仿真的工具。
－UltraSim-Verilog：进行数模混合仿真的工具，仿真速度比SpectreVerilog快。实验室在使用中较多的用在数字模块的后仿验证。
－StarSim：高于HSPICE10倍的速度，对于大规模的晶体管级的仿真是不错的选择，可以进行tran分析。
－ADS：对于系统级的仿真，ADS是最好的选择。对于电路级的仿真，功能也很强大，而且如今已经有一个RFDE环境，可以将ADS嵌入在Cadence中，很方便的进行使用。
在电路参数的选定及电路仿真的工作开始之前，最好能够阅读一遍厂家提供的Model库及其文件，从中可能会得到意想不到的东西。
电路参数的选定及电路的仿真需要有良好的IC设计的基本知识。而这些知识的获得则需要个人的不断努力，不断的积累。3.5优化和可靠性仿真
由于实际工艺的都存在不确定性，会偏离设计的初衷，如器件尺寸的偏离，参杂浓度的改变等，都会影响到电路的性能，所以设计的时候应具有一定的鲁棒性，因此需要可靠性仿真，确保芯片在工艺偏离的情况下，性能仍然符合要求。
对各种参数要求较严格的电路，需要做蒙特卡罗分析，以前章琦做过简单的蒙特卡罗分析仿真方法的仿真，希望大家能够相互学习这种方法，做芯片电路设计的全面仿真。还有工艺Corner分析至关重要，另外敏感性分析和温度分析也应该引起重视，特别是对某些特定电路的设计。
我们对工艺角Corner分析应至少包括：全部模型的SS，TT，FF角。如有时间的话，可以进一步细化，如N型晶体管和P型晶体管趋向于两种不同的工艺角SS和FF等，晶体管和其他的电阻和电容等的工艺角不同等。总而言之，应使用组合的方法，尽可能的涵盖一切可能出现的工艺角情况。
就应用的温度而言对其进行温度范围的仿真，一般而言，应该覆盖-20~100的温度，取特征值如-20,27,100度等三个温度点进行仿真即可。温度应配合工艺角联合进行仿真，比如仿真在100度，SS工艺角的情况下芯片的性能。
分析可能的失配情况，尤其是匹配的对管，人为的进行失配调整，如对管的尺寸失配5%等，仿真在这种情况下芯片的性能。还有就是考虑电源电压的波动，一般电压电压波动范围设置在+-10%的范围。仿真过程中应该应该考虑到足够的电压欲度，使得在波动范围内任然正常工作。
总而言之，优化和可靠性仿真是必须的，它确保芯片在工艺偏离的情况下，性能仍然符合要求。
四、模拟IC设计一些经验总结
4.1、设计库的管理，各个电路图以及电路端口命名需要规范，养成一个好习惯。这样既方便于自己对电路模块的调用，也方便于以后的师弟、师妹的学习理解。
4.2、模拟IC最基础的一个模块就是OPA，可以说它在模拟IC中到处使用，如ADC/DAC/PLL/DC-DC/LDO/Bandgap/PGA/VGA等等。所以大家在抽空时间里面需要对OPA基本设计理论，各个性能指标的意义做好充分的了解。可以阅读参考书籍，也可向有OPA设计经验的师兄弟请教、学习。有时间的话可以根据特定的应用，设计一个相应的OPA，这样一方面掌握OPA以及模拟电路的基本设计方法，另一方面可以很好的学习Cadence等的软件的仿真流程(准对初学模拟IC设计者)。
4.3、仿真软件的使用技巧。首先不可太依赖于仿真工具，仿真只是一种验证手段，只是用来验证你的设计想法是否正确。设计过程中必须多思考、多交流。
4.4、电路设计过程可以说是一个不断迭代收敛的过程，千万不要害怕迭代次数较多。整个设计过程原本就是各个参数之间的Tade-Off过程。如LC-VCO的设计中我们要考虑Phase-Nosie、中心频率、频率调谐范围、功耗、调谐曲线的Overlap、Kvco等。不断的进行参数设计调整，使得最后达到设计要求。
4.6、设计中电阻一般较常使用，在电阻采用绝对值的时，一般将电阻的W选取>2um,这样在芯片加工过程中相应的偏差就会减小。
五、仿真工具配合仿真方法几点简单说明： 【1】Ultrasim的简单使用说明：
准对不同的电路仿真，可以使用7种Simulation Mode：(1)S: Spice(2)A: Analog(3)AMR: Analog Multi Rate(4)DA: Digital Accurat(5)MS: Mixed Signal(6)DF: Digital Fast(7)DX:
一般其中DF/DA模式适用于数字电路（数字逻辑电路、门电路、触发器、ROM、RAM等）仿真,不要把这两种模式用于模拟电路仿真。
如果在option没有设置,默认是MS模式,兼顾精度与速度。AMR模式不能“本地化”(local)使用,就是说AMR模式只能用于整个电路而不能针对某一个模块使用。
公差容忍度设置: speed可以设置总的公差容忍度tol（tol也可以单独设置）,tol包括电压、电流等所有的公差容忍度之和。
.usim_opt speed=2 设置tol=0.001,比较高的精度！
.usim_opt speed=1 #vco 对vco cell使用0.0001的tol speed＝1,2,3,4,5,6,7,8对应的tol分别是0.0001 ,0.001,0.0025,0.005,0.02,0.02,0.04,0.07,精度以此降低。
通常,如果精度要求不是很高,可以采用默认设置,而无需设置这一项。tol还与解矩阵方程的收敛性有关,然而,我还从来没有碰到ultrasim不收敛的时候！
再强调一点：精度设置的越高,相应的速度越低！
Simulation Modes
Virtuoso UltraSim Simulation Modes Overview
一般使用过程中我们比较多的关注仿真模式、仿真速度、仿真精度的设置。其余一些详细的设置可以参考《Virtuoso® UltraSim Simulator User Guide》 下面以使用Ultrasim仿真PLL的例子简单熟悉Ultrasim的设置
PLL模块中既有高频模块VCO，Divider,也有低频模拟模块Charge-Pump,LPF，还有数字模块Digital,所以这是比较复杂的系统，包含了数字、模拟、射频。往往这样的系统仿真速度和精度个大问题。VCO的仿真需要小的步长，较高的精度，但是数字模块可以采用较大的仿真步长，精度要求不高。如果整体系统都是按照VCO的仿真精度来设置的话，仿真速度会很慢，特别是有模块进行后仿真的时候，速度就会成为更大的问题。而UltraSim的仿真可以分模块很好处理这个问题，加快仿真速度，但也不损失仿真精度。1)启动Cadence icfb&,打开已经建立好的Config(这样的仿真务必建成Config形式)
2)设置各个模块的仿真模式以及仿真精度。有两种方法可以使用：第一直接所提取网标中加入命令形式：如usim_opt sim_mode=a speed=2 subckt=[vco2phase]
usim_opt sim_mode=a speed=2 inst=[I19.I19.I0] 以上说明第一个是以子电路形式表示，vco2phase的仿真模式为a，仿真速度为2，第二个是以instances形式表示的。多列举两个理解一下：
.usim_opt sim_mode=da xi1 xi2 #dff.usim_opt sim_mode=a xi5 #driver @pmos2.usim_opt wf_format=wdf.usim_opt作为options,前面的3个option分别表示：把子电路xi1 xi2 和cell（名称为dff的所有子电路）dff设置为DA仿真模式;把xi5、cell driver、model pmos2（用到模型名称为pmos2的的mos管）设置为a模式;而生成的波形文件格式wdf。usim_opt sim_mode=a speed=2 maxstep_window=[0 10p 10n 1e20] subckt=[vco2phase] 设置vcophase的最大仿真步长。另外一种通过界面化操作。打开Hierarchy Editor window如下
可以在vco2phase一栏处右击来设置相应的仿真模式、以及仿真速度。设置完成后点击File >>>Save按钮。
3)[Cadence hierarchy editor window] View >>>>>Tree
可以设置各个instance的view to use.(如veriloga/schematic/av_RC/extracted)。选定相应的view后[Cadence hierarchy editor window] View >>>Update(必须)。更新后点击Design>>>Hierarchy>>>>Return to Top.这个设置就相对很灵活，对模块选着性的进行后仿真处理！！
4)点击：[Analog Circuit Design Environment] Simulation>>>>Options >>>Analog
进行仿真设置：
Simulator选着UltraSim;
瞬态仿真，设置仿真时间长度(如400ns)；
下面的设置是后仿真情况下给出的：(不同的仿真可以设置不同模式)Simulation Mode：Mixed Signal(MS);Speed=4;DC method:Complete DC(1)post-layout method :(Liberal RCR(3))postl=3.DC method 4中选着, e Skip DC(0), Complete DC(1), Fast DC(2), spectre DC(3).默认情况 Complete DC(1).5)产生网标查看UltraSim设置
点击[Analog Circuit Design Environment] Simulation >>>Netlist >>>Recreate 这样的话可以看到各个模块设置情况，在后仿真时候也可看到提取的N多RC寄生。6)最后[Analog Circuit Design Environment] Simulation >>>Run就可以了。然后再根据不同的要求对电路进行设置仿真。
其实UltraSim仿真设置还有很多，大家可以参考Virtuoso® UltraSim Simulator User Guide！!【2】APS仿真设置：
(1)建立Config File---New----Cell View 选择Hierarchy-Editor,此时View Name 变成config, 然后点OK
弹出 New Configuration 对话框
点击 Browse，弹出Choose the Top Cell 对话框，然后选中schematic，点击OK。
New Configuration 变成如下图示。
然后点击Use Template…
Name 中选中 spectre(只进行模拟仿真验证)，或者选中spectreVerilog(进行数模混合仿真验证)，选中后点击OK，回到New Configuration再点击OK就完成了Config的建立。
(2)进行仿真验证 在Library Manager的View中打开Config
在hierarchy editor中，View to Use 栏中点击右击相应模块的仿真模式(一般后仿真选中calibre，前仿真的话是选择schematic)。
设置完后，进入ADE仿真环境。(点击Tools----Analog Envirment)
在ADE仿真环境中点击 Setup---High-Performance Simulation….弹出High-Performance Simulation Options对话框:
Simulation Performance Mode 一栏包括Spectre、Turbo以及APS 对于规模比较大，而精度要求不是很高的电路来说，第二栏 Override Accuracy(Errpreset)Defaults 可以设置为Liberal，而对于高精度的设计则需要设置为moderate 或者conservative The default settings for Multithreading for Spectre, Turbo and APS simulators are as given below:
在仿真过程中根据电路规模(Device 的多少)设置合理的仿真器
Cells marked with the symbol√ in the above table indicate the recommended tool to use for designs of a particular size.The following general rules apply: ■If the design is very small, say with less than 100 devices, Spectre L or Spectre Turbo single thread are the best choice.There is no additional performance gain using Spectre Turbo multi-thread or APS.■In designs with up to 5K devices, Spectre Turbo becomes the tool of choice and additional performance gain can be obtained by enabling multi-threading with Spectre Turbo.■As the device size continues to grow, APS provides additional value with its multithreading option.■For designs with more than 50K devices, APS provides significant performance gain using both single-thread and multi-thread.■APS is recommended for any post-layout design(dominated by parasitic elements).APS is targeted at transient, DC, AC and RF analysis including interactive features like alter, altergroup, sweep, and Monte Carlo.In case of AC analysis, the simulation is fully parallelized, resulting in significant performanance gain on large and post-layout designs.Typically AC analyses are not long simulations.Other analyses are not supported.The following recommendations allow you to achieve best performance with APS: ■APS with the +errpreset=liberal command line option provides sufficient accuracy for the majority of designs.Only high precision designs may require the use of the moderateor conservative setting for the +errpreset option.其余的设置与常规的Spectre仿真环境设置类似，在此不再累述。
【3】 Calibre对射频版图IC后仿真注意：
点击 Run PEX，启动Calibre xRC 的GUI，如图下图所示。Outputs 菜单中的Extraction Type 里，第一项通常选择Transistor Level 或Gate Level，分别代表晶体管级提取和门级提取。第二项可以选择R+C+CC，R+C，R，C+CC，其中R代表寄生电阻，C 代表本征寄生电容，CC 代表耦合电容。第三项可以选择NoInductance，L 或L+M，分别代表不提取电感，只提取自感和提取自感与互感。这些设置由电路图的规模和提取的精度而定。在Format 一栏中，可以选择SPECTRE，ELDO，HSPICE 等网表形式，也可以选择Calibre xRC 提供的CALIBREVIEW 形式。本文中选择CALIBREVIEW 形式。UseNames From 可以根据需要选择SCHEMATIC 或LAYOUT。
设置完毕后，点击 Run PEX，开始寄生参量提取。通常，Calibre xRC 先执行LVS，之后提取寄生参量，最后将电路图中的原有的器件和提取出的寄生电容，电阻和电感反馈到一新生成的带寄生信息的电路图中。PEX 完成后，弹出如下对话框：
Output Library 为输出电路的library，自动生成。
Cellmap File 一般库中已经存在，可以找到其相应的路劲加入。
Calibre View Name 可以自己随便命名，只是在后仿真时候应该调用相应的名字。下面会讲到。
我们需要特比注意的是RF 器件与一般的MOS 器件不同，这类器件的模型是代工厂经过实际测量得到的参数，在spice model 中通过子电路表示。因此，它的模型中已经包含了器件的寄生信息。而且，由于这类器件的面积通常较大，其中的寄生电容和寄生电阻值是相当可观的。比如，在设计中，所示的每个RFMOSFET 的宽和长分别为50um 和0.24um，每个器件包含10个finger。如果工具对RF 器件的内部也进行提取，将会对导致器件的寄生电容和电阻重复提取。为了确保提取正确，Calibre xRC 提供一种称为“黑盒”提取的方法，可以将指定的器件（通常是RF 器件）看作理想器件。对其内部的节点之间的寄生电容和寄生电阻不再提取。
具体步骤如下：首先，先定义xcell 文件，例如；
pmoscap_rf* pmoscap_rf moscap_rf18* moscap_rf18 moscap_rf18_nw* moscap_rf18_nw moscap_rf25* moscap_rf25 nmos_rf* nmos_rf nmos_rf_18* nmos_rf_18 nmos_rf_18_nodnw* nmos_rf_18_nodnw nmos_rf_25* nmos_rf_25 nmos_rf_hvt_nodnw* nmos_rf_hvt_nodnw nmos_rf_lvt* nmos_rf_lvt nmos_rf_lvt_nodnw* nmos_rf_lvt_nodnw nmos_rf_mlvt* nmos_rf_mlvt nnmos_rf_nodnw* nmos_rf_nodnw pmos_rf* pmos_rf „„„„„„„„„„
左边是版图单元的名称，右边是电路图单元的名称。其中所指定的器件版图和电路图必须是单独的单元。通过这种方式定义版图和原理图单元的对应关系，以及提取寄生时所需要屏蔽的版图单元。其次，在XRC rule 中添加PEX IDEALXCELL YES 语句。最后，采用gate level 的方式进行寄生参量提取，确保工具将RF 器件识别为一子电路。如果采用GUI 的方式，选择gate level 提取，而不是transistor level 级提取。同时在input 选项中的已经建立的xcell文件
在设置好以后点击RUN PEX,接下去和没有使用xcell时候一样。
【4】Monte Carlo仿真(简称MC)参考<
“Specifying the Characteristics of a Statistical Analysis” on page 86 “Selecting Signals and Expressions to Analyze” on page 88 “Defining Correlations” on page 98
“Starting and Stopping the Analysis” on page 99
“Saving and Restoring a Statistical Analysis Session” on page 101
具体：打开ADE仿真环境，点击Tools----Monte Carto
出现Analog Statistical Analysis对话框
1.Specify the Number of Runs for this statistical analysis.2.Specify the Starting Run #.3.Choose the type of Analysis Variation.❑Process Only ❑Mismatch Only ❑Process Variation and Mismatch 4.Choose a parameter to sweep in an inner loop 5.Selecting Signals and Expressions to Analyze 在ADE中产生netlist：
然后根据要求加入统计分析的内容。上例中加入了工艺参数dtxo_n_18的process和mismatch的统计分析。
点击Simulation---Run。
Run 完成后，在icfb对话框中会出现 Simulation completed successfully 和Monte Carlo Simulation completed successfully 的字样。查看仿真结果：
点击Results---Plot---Curves：
点击Results---Print---Iteration vs.Value….：
点击Results—Plot—Histogram:查看变量的直方图分布。
以上Analysis Variation {Process Only},也可以设置为 {Mismatch Only} 如下： 定义器件之间相关性：Simulation---Define Correlations…..还可以选择Analysis Variation 为{Process & Mismatch}进行仿真
第三篇：IC设计基础笔试
IC设计基础（流程、工艺、版图、器件）笔试集锦
1、我们公司的产品是集成电路，请描述一下你对集成电路的认识，列举一些与集成电路 相关的内容（如讲清楚模拟、数字、双极型、CMOS、MCU、RISC、CISC、DSP、ASIC、FPGA 等的概念）。（仕兰微面试题目）什么是MCU？
MCU(Micro Controller Unit)，又称单片微型计算机(Single Chip Microcomputer)，简称单片机，是指随着大规模集成电路的出现及其发展，将计算机的CPU、RAM、ROM、定时数器和多种I/O接口集成在一片芯片上，形成芯片级的计算机。MCU的分类
MCU按其存储器类型可分为MASK(掩模)ROM、OTP(一次性可编程)ROM、FLASH ROM等类型。MASK ROM的MCU价格便宜，但程序在出厂时已经固化，适合程序固定不变的应用场合；FALSH ROM的MCU程序可以反复擦写，灵活性很强，但价格较高，适合对价格不敏感的应用场合或做开发用途；OTP ROM的MCU价格介于前两者之间，同时又拥有一次性可编程能力，适合既要求一定灵活性，又要求低成本的应用场合，尤其是功能不断翻新、需要迅速量产的电子产品。RISC为Reduced Instruction Set Computing的缩写，中文翻译为精简执令运算集，好处是 CPU核心很容易就能提升效能且消耗功率低，但程式撰写较为复杂；常见的RISC处理器如 Mac的Power PC系列。
CISC就是Complex Instruction Set Computing的缩写,中文翻译为复杂指令运算集,它只是 CPU分类的一种,好处是CPU所提供能用的指令较多、程式撰写容易,常见80X86相容的CPU即 是此类。
DSP有两个意思，既可以指数字信号处理这门理论，此时它是Digital Signal Processing的缩写；也可以是Digital Signal Processor的缩写，表示数字信号处理器，有时也缩写为DSPs，以示与理论的区别。
2、FPGA和ASIC的概念，他们的区别。（未知）答案：FPGA是可编程ASIC。
ASIC:专用集成电路，它是面向专门用途的电路，专门为一个用户设计和制造的。根据一 个用户的特定要求，能以低研制成本，短、交货周期供货的全定制，半定制集成电路。与 门阵列等其它ASIC(Application Specific IC)相比，它们又具有设计开发周期短、设计 制造成本低、开发工具先进、标准产品无需测试、质量稳定以及可实时在线检验等优点
3、什么叫做OTP片、掩膜片，两者的区别何在？（仕兰微面试题目）otp是一次可编程（one time programme）,掩膜就是mcu出厂的时候程序已经固化到里面去了，不能在写程序进去！（4、你知道的集成电路设计的表达方式有哪几种？（仕兰微面试题目）
5、描述你对集成电路设计流程的认识。（仕兰微面试题目）
6、简述FPGA等可编程逻辑器件设计流程。（仕兰微面试题目）
7、IC设计前端到后端的流程和eda工具。（未知）
8、从RTL synthesis到tape out之间的设计flow,并列出其中各步使用的tool.（未知）
9、Asic的design flow。（威盛VIA 2003.11.06 上海笔试试题）
10、写出asic前期设计的流程和相应的工具。（威盛）
11、集成电路前段设计流程，写出相关的工具。（扬智电子笔试）
先介绍下IC开发流程：
1.）代码输入（design input)用vhdl或者是verilog语言来完成器件的功能描述，生成hdl代码 语言输入工具：SUMMIT VISUALHDL MENTOR RENIOR 图形输入: composer(cadence);viewlogic(viewdraw)2.）电路仿真（circuit simulation)将vhd代码进行先前逻辑仿真，验证功能描述是否正确 数字电路仿真工具：
Verolog： CADENCE Verolig-XL SYNOPSYS VCS MENTOR Modle-sim VHDL : CADENCE NC-vhdl SYNOPSYS VSS MENTOR Modle-sim 模拟电路仿真工具：
AVANTI HSpice pspice，spectre micro microwave: eesoft : hp 3.）逻辑综合（synthesis tools)逻辑综合工具可以将设计思想vhd代码转化成对应一定工艺手段的门级电路；将初级仿真 中所没有考虑的门沿（gates delay）反标到生成的门级网表中,返回电路仿真阶段进行再 仿真。最终仿真结果生成的网表称为物理网表。
12、请简述一下设计后端的整个流程？（仕兰微面试题目）
13、是否接触过自动布局布线？请说出一两种工具软件。自动布局布线需要哪些基本元 素？（仕兰微面试题目）
14、描述你对集成电路工艺的认识。（仕兰微面试题目）
15、列举几种集成电路典型工艺。工艺上常提到0.25,0.18指的是什么？（仕兰微面试题 目）
16、请描述一下国内的工艺现状。（仕兰微面试题目）
17、半导体工艺中，掺杂有哪几种方式？（仕兰微面试题目）
18、描述CMOS电路中闩锁效应产生的过程及最后的结果？（仕兰微面试题目）
19、解释latch-up现象和Antenna effect和其预防措施.（未知）20、什么叫Latchup?（科广试题）
21、什么叫窄沟效应?（科广试题）
22、什么是NMOS、PMOS、CMOS？什么是增强型、耗尽型？什么是PNP、NPN？他们有什么差 别？（仕兰微面试题目）
23、硅栅COMS工艺中N阱中做的是P管还是N管，N阱的阱电位的连接有什么要求？（仕兰微
面试题目）
24、画出CMOS晶体管的CROSS-OVER图（应该是纵剖面图），给出所有可能的传输特性和转 移特性。（Infineon笔试试题）
25、以interver为例,写出N阱CMOS的process流程,并画出剖面图。（科广试题）
26、Please explain how we describe the resistance in semiconductor.Compare the resistance of a metal,poly and diffusion in tranditional CMOS process.（威 盛笔试题circuit design-beijing-03.11.09）
27、说明mos一半工作在什么区。（凹凸的题目和面试）
28、画p-bulk 的nmos截面图。（凹凸的题目和面试）
29、写schematic note（？），越多越好。（凹凸的题目和面试）30、寄生效应在ic设计中怎样加以克服和利用。（未知）
31、太底层的MOS管物理特性感觉一般不大会作为笔试面试题，因为全是微电子物理，公 式推导太罗索，除非面试出题的是个老学究。IC设计的话需要熟悉的软件: Cadence, Synopsys, Avant，UNIX当然也要大概会操作。
32、unix 命令cp-r, rm,uname。（扬智电子笔试）
2、如何成为IC设计高手？如何提高自己的设计能力？自己的感受是，IC设计不同于一般的板级电子设计，由于流片的投资更大，复杂度更高，系统性更强，所以学习起来也有些更有意思的地方。这里就斗胆跳过基本电子知识的方面，单就一些特别的地方来表达一下个体的感受。
首先，作为初学者，需要了解的是IC设计的基本流程。应该做到以下几点：基本清楚系统、前端、后端设计和验证的过程，IC设计同半导体物理、通信或多媒体系统设计之间的关系，了解数字电路、混合信号的基本设计过程，弄清楚ASIC，COT这些基本的行业模式。窃以为这点对于培养兴趣，建立自己未来的技术生涯规划是十分重要的。学习基本的设计知识，建议读一下台湾CIC的一些设计教材，很多都是经典的总结。
EDA技术的学习：对于IC设计者来说，EDA工具意义重大，透过EDA工具商的推介，能够了解到新的设计理念。国内不少IC设计者，是单纯从EDA的角度被带入IC设计领域的，也有很多的设计者在没有接触到深亚微米工艺的时候，也是通过EDA厂家的推广培训建立基本概念。同时，对一些高难度的设计，识别和选择工具也是十分重要的。如果你希望有较高的设计水平，积累经验是一个必需的过程。经验积累的效率是有可能提高的。以下几点可以参考：
1、学习借鉴一些经典设计，其中的许多细节是使你的设计成为产品时必需注意的。有些可能是为了适应工艺参数的变化，有些可能是为了加速开关过程，有些可能是为了保证系统的稳定性等。通过访真细细观察这些细节，既有收益，也会有乐趣。项目组之间，尤其是项目组成员之间经常交流，可避免犯同样错误。
2、查文献资料是一个好方法。同“老师傅”一同做项目积累经验也较快。如果有机会参加一些有很好设计背景的人做的培训，最好是互动式的，也会有较好的收获。
3、当你初步完成一项设计的时侯，应当做几项检查：了解芯片生产厂的工艺, 器件模型参数的变化,并据此确定进行参数扫描仿真的范围。了解所设计产品的实际使用环境，正确设置系统仿真的输入条件及负载模型。严格执行设计规则和流程对减少设计错误也很有帮助。
4、另外，你需要知识的交流，要重视同前端或系统的交流，深刻理解设计的约束条件。作为初学者，往往不太清楚系统，除了通过设计文档和会议交流来理解自己的设计任务规范，同系统和前端的沟通是IC设计必不可少的。所谓设计技巧，都是在明了约束条件的基础上而言的，系统或前端的设计工程师，往往能够给初学者很多指导性的意见。
5、重视同后端和加工线的交流：IC设计的复杂度太高，除了借助EDA工具商的主动推介来建立概念之外，IC设计者还应该主动地同设计环节的上下游，如后端设计服务或加工服务的工程师，工艺工程师之间进行主动沟通和学习。对于初学者来说，后端加工厂家往往能够为他们带来一些经典的基本理念，一些不能犯的错误等基本戒条。一些好的后端服务公 司，不仅能提供十分严格的Design Kit，还能够给出混合信号设计方面十分有益的指导，帮助初学者走好起步之路。加工方面的知识，对于IC设计的“产品化”更是十分关键。
6、重视验证和测试，做一个“偏执狂”：IC设计的风险比板级电子设计来的更大，因此试验的机会十分宝贵，“偏执狂”的精神，对IC设计的成功来说十分关键。除了依靠公司成熟的设计环境，Design Kit和体制的规范来保证成功之外，对验证的重视和深刻理解，是一个IC设计者能否经受压力和享受成功十分关键的部分。由于流片的机会相对不多，因此找机会更多地参与和理解测试，对产品成功和失败的认真总结与分析，是一个IC设计者成长的必经之路。
同行交流以及工作环境的重要性：IC设计的复杂性和技术的快速发展，使得同行之间的交流十分关键，多参与一些适合自己水平的讨论组和行业会议，对提高水平也是十分有益的。通过同行之间的交流，还可以发现环境对于IC设计水平的重要影响。公司的财力，产品的方向，项目的难度，很大程度上能够影响到一个设计者能够达到的最高水平。辩证地认识自己的技术提高和环境之间的相互关系，将是国内的设计者在一定的阶段会遇到的问题.芯片封装术语
1、BGA(ball grid array)球形触点陈列，表面贴装型封装之一。在印刷基板的背面按陈列方式制作出球形凸点用以 代替引脚，在印刷基板的正面装配LSI 芯片，然后用模压树脂或灌封方法进行密封。也称为凸 点陈列载体(PAC)。引脚可超过200，是多引脚LSI 用的一种封装。封装本体也可做得比QFP(四侧引脚扁平封装)小。例如，引脚中心距为1.5mm 的360 引脚 BGA 仅为31mm 见方；而引脚中心距为0.5mm 的304 引脚QFP 为40mm 见方。而且BGA 不 用担心QFP 那样的引脚变形问题。该封装是美国Motorola 公司开发的，首先在便携式电话等设备中被采用，今后在美国有可 能在个人计算机中普及。最初，BGA 的引脚(凸点)中心距为1.5mm，引脚数为225。现在也有 一些LSI 厂家正在开发500 引脚的BGA。BGA 的问题是回流焊后的外观检查。现在尚不清楚是否有效的外观检查方法。有的认为，由于焊接的中心距较大，连接可以看作是稳定的，只能通过功能检查来处理。美国Motorola 公司把用模压树脂密封的封装称为OMPAC，而把灌封方法密封的封装称为 GPAC(见OMPAC 和GPAC)。
2、BQFP(quad flat package with bumper)带缓冲垫的四侧引脚扁平封装。QFP 封装之一，在封装本体的四个角设置突起(缓冲垫)以 防止在运送过程中引脚发生弯曲变形。美国半导体厂家主要在微处理器和ASIC 等电路中采用 此封装。引脚中心距0.635mm，引脚数从84 到196 左右(见QFP)。
3、碰焊PGA(butt joint pin grid array)表面贴装型PGA 的别称(见表面贴装型PGA)。
4、C－(ceramic)表示陶瓷封装的记号。例如，CDIP 表示的是陶瓷DIP。是在实际中经常使用的记号。
5、Cerdip 用玻璃密封的陶瓷双列直插式封装，用于ECL RAM，DSP(数字信号处理器)等电路。带有 玻璃窗口的Cerdip 用于紫外线擦除型EPROM 以及内部带有EPROM 的微机电路等。引脚中心 距2.54mm，引脚数从8 到42。在日本，此封装表示为DIP－G(G 即玻璃密封的意思)。
6、Cerquad 表面贴装型封装之一，即用下密封的陶瓷QFP，用于封装DSP 等的逻辑LSI 电路。带有窗 口的Cerquad 用于封装EPROM 电路。散热性比塑料QFP 好，在自然空冷条件下可容许1.5～ 2W 的功率。但封装成本比塑料QFP 高3～5 倍。引脚中心距有1.27mm、0.8mm、0.65mm、0.5mm、0.4mm 等多种规格。引脚数从32 到368。
7、CLCC(ceramic leaded chip carrier)带引脚的陶瓷芯片载体，表面贴装型封装之一，引脚从封装的四个侧面引出，呈丁字形。带有窗口的用于封装紫外线擦除型EPROM 以及带有EPROM 的微机电路等。此封装也称为 QFJ、QFJ－G(见QFJ)。
8、COB(chip on board)板上芯片封装，是裸芯片贴装技术之一，半导体芯片交接贴装在印刷线路板上，芯片与基 板的电气连接用引线缝合方法实现，芯片与基板的电气连接用引线缝合方法实现，并用树脂覆 盖以确保可靠性。虽然COB 是最简单的裸芯片贴装技术，但它的封装密度远不如TAB 和倒片 焊技术。
9、DFP(dual flat package)双侧引脚扁平封装。是SOP 的别称(见SOP)。以前曾有此称法，现在已基本上不用。
10、DIC(dual in-line ceramic package)陶瓷DIP(含玻璃密封)的别称(见DIP).11、DIL(dual in-line)DIP 的别称(见DIP)。欧洲半导体厂家多用此名称。
12、DIP(dual in-line package)双列直插式封装。插装型封装之一，引脚从封装两侧引出，封装材料有塑料和陶瓷两种。DIP 是最普及的插装型封装，应用范围包括标准逻辑IC，存贮器LSI，微机电路等。引脚中心距2.54mm，引脚数从6 到64。封装宽度通常为15.2mm。有的把宽度为7.52mm 和10.16mm 的封装分别称为skinny DIP 和slim DIP(窄体型DIP)。但多数情况下并不加区分，只简单地统称为DIP。另外，用低熔点玻璃密封的陶瓷DIP 也称为cerdip(见cerdip)。
13、DSO(dual small out-lint)双侧引脚小外形封装。SOP 的别称(见SOP)。部分半导体厂家采用此名称。
14、DICP(dual tape carrier package)双侧引脚带载封装。TCP(带载封装)之一。引脚制作在绝缘带上并从封装两侧引出。由于利 用的是TAB(自动带载焊接)技术，封装外形非常薄。常用于液晶显示驱动LSI，但多数为定制品。另外，0.5mm 厚的存储器LSI 簿形封装正处于开发阶段。在日本，按照EIAJ(日本电子机械工 业)会标准规定，将DICP 命名为DTP。
15、DIP(dual tape carrier package)同上。日本电子机械工业会标准对DTCP 的命名(见DTCP)。
16、FP(flat package)扁平封装。表面贴装型封装之一。QFP 或SOP(见QFP 和SOP)的别称。部分半导体厂家采 用此名称。
17、flip-chip 倒焊芯片。裸芯片封装技术之一，在LSI 芯片的电极区制作好金属凸点，然后把金属凸点 与印刷基板上的电极区进行压焊连接。封装的占有面积基本上与芯片尺寸相同。是所有封装技 术中体积最小、最薄的一种。但如果基板的热膨胀系数与LSI 芯片不同，就会在接合处产生反应，从而影响连接的可靠 性。因此必须用树脂来加固LSI 芯片，并使用热膨胀系数基本相同的基板材料。
18、FQFP(fine pitch quad flat package)小引脚中心距QFP。通常指引脚中心距小于0.65mm 的QFP(见QFP)。部分导导体厂家采 用此名称。
19、CPAC(globe top pad array carrier)美国Motorola 公司对BGA 的别称(见BGA)。20、CQFP(quad fiat package with guard ring)带保护环的四侧引脚扁平封装。塑料QFP 之一，引脚用树脂保护环掩蔽，以防止弯曲变形。在把LSI 组装在印刷基板上之前，从保护环处切断引脚并使其成为海鸥翼状(L 形状)。这种封装 在美国Motorola 公司已批量生产。引脚中心距0.5mm，引脚数最多为208 左右。
21、H-(with heat sink)表示带散热器的标记。例如，HSOP 表示带散热器的SOP。
22、pin grid array(surface mount type)表面贴装型PGA。通常PGA 为插装型封装，引脚长约3.4mm。表面贴装型PGA 在封装的 底面有陈列状的引脚，其长度从1.5mm 到2.0mm。贴装采用与印刷基板碰焊的方法，因而也称 为碰焊PGA。因为引脚中心距只有1.27mm，比插装型PGA 小一半，所以封装本体可制作得不 怎么大，而引脚数比插装型多(250～528)，是大规模逻辑LSI 用的封装。封装的基材有多层陶 瓷基板和玻璃环氧树脂印刷基数。以多层陶瓷基材制作封装已经实用化。
23、JLCC(J-leaded chip carrier)J 形引脚芯片载体。指带窗口CLCC 和带窗口的陶瓷QFJ 的别称(见CLCC 和QFJ)。部分半 导体厂家采用的名称。
24、LCC(Leadless chip carrier)无引脚芯片载体。指陶瓷基板的四个侧面只有电极接触而无引脚的表面贴装型封装。是高 速和高频IC 用封装，也称为陶瓷QFN 或QFN－C(见QFN)。
25、LGA(land grid array)触点陈列封装。即在底面制作有阵列状态坦电极触点的封装。装配时插入插座即可。现已 实用的有227 触点(1.27mm 中心距)和447 触点(2.54mm 中心距)的陶瓷LGA，应用于高速逻辑 LSI 电路。
LGA 与QFP 相比，能够以比较小的封装容纳更多的输入输出引脚。另外，由于引线的阻抗 小，对于高速LSI 是很适用的。但由于插座制作复杂，成本高，现在基本上不怎么使用。预计 今后对其需求会有所增加。
26、LOC(lead on chip)芯片上引线封装。LSI 封装技术之一，引线框架的前端处于芯片上方的一种结构，芯片的 中心附近制作有凸焊点，用引线缝合进行电气连接。与原来把引线框架布置在芯片侧面附近的 结构相比，在相同大小的封装中容纳的芯片达1mm 左右宽度。
27、LQFP(low profile quad flat package)薄型QFP。指封装本体厚度为1.4mm 的QFP，是日本电子机械工业会根据制定的新QFP 外形规格所用的名称。
28、L－QUAD 陶瓷QFP 之一。封装基板用氮化铝，基导热率比氧化铝高7～8 倍，具有较好的散热性。封装的框架用氧化铝，芯片用灌封法密封，从而抑制了成本。是为逻辑LSI 开发的一种封装，在自然空冷条件下可容许W3的功率。现已开发出了208 引脚(0.5mm 中心距)和160 引脚(0.65mm 中心距)的LSI 逻辑用封装，并于1993 年10 月开始投入批量生产。
29、MCM(multi-chip module)多芯片组件。将多块半导体裸芯片组装在一块布线基板上的一种封装。根据基板材料可分 为MCM－L，MCM－C 和MCM－D 三大类。MCM－L 是使用通常的玻璃环氧树脂多层印刷基板的组件。布线密度不怎么高，成本较低。MCM－C 是用厚膜技术形成多层布线，以陶瓷(氧化铝或玻璃陶瓷)作为基板的组件，与使 用多层陶瓷基板的厚膜混合IC 类似。两者无明显差别。布线密度高于MCM－L。MCM－D 是用薄膜技术形成多层布线，以陶瓷(氧化铝或氮化铝)或Si、Al 作为基板的组件。布线密谋在三种组件中是最高的，但成本也高。30、MFP(mini flat package)小形扁平封装。塑料SOP 或SSOP 的别称(见SOP 和SSOP)。部分半导体厂家采用的名称。
31、MQFP(metric quad flat package)按照JEDEC(美国联合电子设备委员会)标准对QFP 进行的一种分类。指引脚中心距为 0.65mm、本体厚度为3.8mm～2.0mm 的标准QFP(见QFP)。
32、MQUAD(metal quad)美国Olin 公司开发的一种QFP 封装。基板与封盖均采用铝材，用粘合剂密封。在自然空冷 条件下可容许2.5W～2.8W 的功率。日本新光电气工业公司于1993 年获得特许开始生产。
33、MSP(mini square package)QFI 的别称(见QFI)，在开发初期多称为MSP。QFI 是日本电子机械工业会规定的名称。
34、OPMAC(over molded pad array carrier)模压树脂密封凸点陈列载体。美国Motorola 公司对模压树脂密封BGA 采用的名称(见 BGA)。
35、P－(plastic)表示塑料封装的记号。如PDIP 表示塑料DIP。
36、PAC(pad array carrier)凸点陈列载体，BGA 的别称(见BGA)。
37、PCLP(printed circuit board leadless package)印刷电路板无引线封装。日本富士通公司对塑料QFN(塑料LCC)采用的名称(见QFN)。引 脚中心距有0.55mm 和0.4mm 两种规格。目前正处于开发阶段。
38、PFPF(plastic flat package)塑料扁平封装。塑料QFP 的别称(见QFP)。部分LSI 厂家采用的名称。
39、PGA(pin grid array)陈列引脚封装。插装型封装之一，其底面的垂直引脚呈陈列状排列。封装基材基本上都采 用多层陶瓷基板。在未专门表示出材料名称的情况下，多数为陶瓷PGA，用于高速大规模逻辑 LSI 电路。成本较高。引脚中心距通常为2.54mm，引脚数从64 到447 左右。了为降低成本，封装基材可用玻璃环氧树脂印刷基板代替。也有64～256 引脚的塑料PGA。另外，还有一种引脚中心距为1.27mm 的短引脚表面贴装型PGA(碰焊PGA)。(见表面贴装 型PGA)。40、piggy back 驮载封装。指配有插座的陶瓷封装，形关与DIP、QFP、QFN 相似。在开发带有微机的设 备时用于评价程序确认操作。例如，将EPROM 插入插座进行调试。这种封装基本上都是定制 品，市场上不怎么流通。
41、PLCC(plastic leaded chip carrier)带引线的塑料芯片载体。表面贴装型封装之一。引脚从封装的四个侧面引出，呈丁字形，是塑料制品。美国德克萨斯仪器公司首先在64k 位DRAM 和256kDRAM 中采用，现在已经普 及用于逻辑LSI、DLD(或程逻辑器件)等电路。引脚中心距1.27mm，引脚数从18 到84。J 形引脚不易变形，比QFP 容易操作，但焊接后的外观检查较为困难。PLCC 与LCC(也称QFN)相似。以前，两者的区别仅在于前者用塑料，后者用陶瓷。但现 在已经出现用陶瓷制作的J 形引脚封装和用塑料制作的无引脚封装(标记为塑料LCC、PCLP、P －LCC 等)，已经无法分辨。为此，日本电子机械工业会于1988 年决定，把从四侧引出J 形引 脚的封装称为QFJ，把在四侧带有电极凸点的封装称为QFN(见QFJ 和QFN)。
42、P－LCC(plastic teadless chip carrier)(plastic leaded chip currier)有时候是塑料QFJ 的别称，有时候是QFN(塑料LCC)的别称(见QFJ 和QFN)。部分 LSI 厂家用PLCC 表示带引线封装，用P－LCC 表示无引线封装，以示区别。
43、QFH(quad flat high package)四侧引脚厚体扁平封装。塑料QFP 的一种，为了防止封装本体断裂，QFP 本体制作得 较厚(见QFP)。部分半导体厂家采用的名称。
44、QFI(quad flat I-leaded packgac)四侧I 形引脚扁平封装。表面贴装型封装之一。引脚从封装四个侧面引出，向下呈I 字。也称为MSP(见MSP)。贴装与印刷基板进行碰焊连接。由于引脚无突出部分，贴装占有面积小 于QFP。日立制作所为视频模拟IC 开发并使用了这种封装。此外，日本的Motorola 公司的PLL IC 也采用了此种封装。引脚中心距1.27mm，引脚数从18 于68。
45、QFJ(quad flat J-leaded package)四侧J 形引脚扁平封装。表面贴装封装之一。引脚从封装四个侧面引出，向下呈J 字形。是日本电子机械工业会规定的名称。引脚中心距1.27mm。材料有塑料和陶瓷两种。塑料QFJ 多数情况称为PLCC(见PLCC)，用于微机、门陈列、DRAM、ASSP、OTP 等电路。引脚数从18 至84。陶瓷QFJ 也称为CLCC、JLCC(见CLCC)。带窗口的封装用于紫外线擦除型EPROM 以及 带有EPROM 的微机芯片电路。引脚数从32 至84。
46、QFN(quad flat non-leaded package)四侧无引脚扁平封装。表面贴装型封装之一。现在多称为LCC。QFN 是日本电子机械工业 会规定的名称。封装四侧配置有电极触点，由于无引脚，贴装占有面积比QFP 小，高度比QFP 低。但是，当印刷基板与封装之间产生应力时，在电极接触处就不能得到缓解。因此电极触点 难于作到QFP 的引脚那样多，一般从14 到100 左右。材料有陶瓷和塑料两种。当有LCC 标记时基本上都是陶瓷QFN。电极触点中心距1.27mm。塑料QFN 是以玻璃环氧树脂印刷基板基材的一种低成本封装。电极触点中心距除1.27mm 外，还有0.65mm 和0.5mm 两种。这种封装也称为塑料LCC、PCLC、P－LCC 等。
47、QFP(quad flat package)四侧引脚扁平封装。表面贴装型封装之一，引脚从四个侧面引出呈海鸥翼(L)型。基材有陶 瓷、金属和塑料三种。从数量上看，塑料封装占绝大部分。当没有特别表示出材料时，多数情 况为塑料QFP。塑料QFP 是最普及的多引脚LSI 封装。不仅用于微处理器，门陈列等数字逻辑LSI 电路，而且也用于VTR 信号处理音响信号处理等模拟LSI 电路。引脚中心距有1.0mm、0.8mm、0.65mm、0.5mm、0.4mm、0.3mm 等多种规格。0.65mm 中心距规格中最多引脚数为304。日本将引脚中心距小于0.65mm 的QFP 称为QFP(FP)。但现在日本电子机械工业会对QFP 的外形规格进行了重新评价。在引脚中心距上不加区别，而是根据封装本体厚度分为 QFP(2.0mm～3.6mm 厚)、LQFP(1.4mm 厚)和TQFP(1.0mm 厚)三种。另外，有的LSI 厂家把引脚中心距为0.5mm 的QFP 专门称为收缩型QFP 或SQFP、VQFP。但有的厂家把引脚中心距为0.65mm 及0.4mm 的QFP 也称为SQFP，至使名称稍有一些混乱。QFP 的缺点是，当引脚中心距小于0.65mm 时，引脚容易弯曲。为了防止引脚变形，现已 出现了几种改进的QFP 品种。如封装的四个角带有树指缓冲垫的BQFP(见BQFP)；带树脂保护 环覆盖引脚前端的GQFP(见GQFP)；在封装本体里设置测试凸点、放在防止引脚变形的专用夹 具里就可进行测试的TPQFP(见TPQFP)。在逻辑LSI 方面，不少开发品和高可靠品都封装在多层陶瓷QFP 里。引脚中心距最小为 0.4mm、引脚数最多为348 的产品也已问世。此外，也有用玻璃密封的陶瓷QFP(见Gerqad)。
48、QFP(FP)(QFP fine pitch)小中心距QFP。日本电子机械工业会标准所规定的名称。指引脚中心距为0.55mm、0.4mm、0.3mm 等小于0.65mm 的QFP(见QFP)。
49、QIC(quad in-line ceramic package)陶瓷QFP 的别称。部分半导体厂家采用的名称(见QFP、Cerquad)。50、QIP(quad in-line plastic package)塑料QFP 的别称。部分半导体厂家采用的名称(见QFP)。
51、QTCP(quad tape carrier package)四侧引脚带载封装。TCP 封装之一，在绝缘带上形成引脚并从封装四个侧面引出。是利用 TAB 技术的薄型封装(见TAB、TCP)。
52、QTP(quad tape carrier package)四侧引脚带载封装。日本电子机械工业会于1993 年4 月对QTCP 所制定的外形规格所用的 名称(见TCP)。
53、QUIL(quad in-line)QUIP 的别称(见QUIP)。
54、QUIP(quad in-line package)四列引脚直插式封装。引脚从封装两个侧面引出，每隔一根交错向下弯曲成四列。引脚中 心距1.27mm，当插入印刷基板时，插入中心距就变成2.5mm。因此可用于标准印刷线路板。是 比标准DIP 更小的一种封装。日本电气公司在台式计算机和家电产品等的微机芯片中采用了些 种封装。材料有陶瓷和塑料两种。引脚数64。
55、SDIP(shrink dual in-line package)收缩型DIP。插装型封装之一，形状与DIP 相同，但引脚中心距(1.778mm)小于DIP(2.54mm)，因而得此称呼。引脚数从14 到90。也有称为SH－DIP 的。材料有陶瓷和塑料两种。
56、SH－DIP(shrink dual in-line package)同SDIP。部分半导体厂家采用的名称。
57、SIL(single in-line)SIP 的别称(见SIP)。欧洲半导体厂家多采用SIL 这个名称。
58、SIMM(single in-line memory module)单列存贮器组件。只在印刷基板的一个侧面附近配有电极的存贮器组件。通常指插入插座 的组件。标准SIMM 有中心距为2.54mm 的30 电极和中心距为1.27mm 的72 电极两种规格。在印刷基板的单面或双面装有用SOJ 封装的1 兆位及4 兆位DRAM 的SIMM 已经在个人 计算机、工作站等设备中获得广泛应用。至少有30～40％的DRAM 都装配在SIMM 里。
59、SIP(single in-line package)单列直插式封装。引脚从封装一个侧面引出，排列成一条直线。当装配到印刷基板上时封 装呈侧立状。引脚中心距通常为2.54mm，引脚数从2 至23，多数为定制产品。封装的形状各 异。也有的把形状与ZIP 相同的封装称为SIP。60、SK－DIP(skinny dual in-line package)DIP 的一种。指宽度为7.62mm、引脚中心距为2.54mm 的窄体DIP。通常统称为DIP(见 DIP)。61、SL－DIP(slim dual in-line package)DIP 的一种。指宽度为10.16mm，引脚中心距为2.54mm 的窄体DIP。通常统称为DIP。62、SMD(surface mount devices)表面贴装器件。偶而，有的半导体厂家把SOP 归为SMD(见SOP)。63、SO(small out-line)SOP 的别称。世界上很多半导体厂家都采用此别称。(见SOP)。64、SOI(small out-line I-leaded package)I 形引脚小外型封装。表面贴装型封装之一。引脚从封装双侧引出向下呈I 字形，中心距 1.27mm。贴装占有面积小于SOP。日立公司在模拟IC(电机驱动用IC)中采用了此封装。引脚数 26。
65、SOIC(small out-line integrated circuit)SOP 的别称(见SOP)。国外有许多半导体厂家采用此名称。66、SOJ(Small Out-Line J-Leaded Package)J 形引脚小外型封装。表面贴装型封装之一。引脚从封装两侧引出向下呈J 字形，故此得名。通常为塑料制品，多数用于DRAM 和SRAM 等存储器LSI 电路，但绝大部分是DRAM。用SOJ 封装的DRAM 器件很多都装配在SIMM 上。引脚中心距1.27mm，引脚数从20 至40(见SIMM)。67、SQL(Small Out-Line L-leaded package)按照JEDEC(美国联合电子设备工程委员会)标准对SOP 所采用的名称(见SOP)。68、SONF(Small Out-Line Non-Fin)无散热片的SOP。与通常的SOP 相同。为了在功率IC 封装中表示无散热片的区别，有意 增添了NF(non-fin)标记。部分半导体厂家采用的名称(见SOP)。69、SOF(small Out-Line package)小外形封装。表面贴装型封装之一，引脚从封装两侧引出呈海鸥翼状(L 字形)。材料有塑料 和陶瓷两种。另外也叫SOL 和DFP。SOP 除了用于存储器LSI 外，也广泛用于规模不太大的ASSP 等电路。在输入输出端子不 超过10～40 的领域，SOP 是普及最广的表面贴装封装。引脚中心距1.27mm，引脚数从8～44。另外，引脚中心距小于1.27mm 的SOP 也称为SSOP；装配高度不到1.27mm 的SOP 也称为 TSOP(见SSOP、TSOP)。还有一种带有散热片的SOP。70、SOW(Small Outline Package(Wide-Jype))宽体SOP。部分半导体厂家采用的名称。
目前，集成电路蓬勃发展，在集成电路设计项目中，一套好的管理流程对项目的成败和实施效率至关重要。项目管理的基本流程包括为市场调研评估，需求分析，方案制定，文档设计，代码设计，验证，综合，仿真，总结等步骤。1）市场调研与项目评估
指项目立项之初对市场前景所作的市场分析与预测。在项目分析并立项后，则依据立项分析报告到进入到项目具体的需求分析阶段。2）项目准备
2.1）需求分析
对项目进行功能、性能、接口、方案、预期困难等方面的分析，从技术上进一步探讨项目实现的可能性和需求准备。2.2）方案设计
在完成对项目的详细的需求分析后，可以开始进行项目的具体实现方案设计，并依据需求分析，制定一个或多个方案以供讨论选择。
以上两步均为项目的准备阶段。在这个阶段除了需要确定具体的实施方案，还需要完成对项目实施时的项目规划书等指导性文档设计。3）项目实施
在项目准备的阶段制定了详细的实施方案后，开始进入到项目的实施阶段。这也是项目进展的最主要阶段。
在实施阶段之初，根据已制定的项目规划书，组建设计团队，介绍项目背景，明确管理规范，制定设计规则，确定交流方式，分配设计任务等组织活动，确保项目在实施中可以在同一个管理平台上透明和高效运作。
项目实施过程主要包含以下几个方面流程内容： 3.1）文档设计
文档设计是项目在公司中具有可继承性的重要保证，也是在各层次的代码设计中减少设计错误，提高设计效率的重要环节。事实上，在项目设计过程中，文档设计相当重要，约占设计环节的60%的时间，其余40%的时间则用于实现具体的代码设计、仿真与验证等。
文档设计重点在于对所承担模块的电路描述书设计，同时还应包括对所承担任务的任务规划书设计，仿真测试说明书，及任务的周报，月报等内容，流程如下所示：
在设计任务分配下达到设计工程师后，各工程师需要依据项目要求制定合理的任务规划书，具体说明任务进展的哪个阶段将完成哪些事情，将会出现的接口关系，并对预期出现的困难做出评估和提出解决措施等。
各任务规划书作为整体项目运作的有机组成部分，经由项目经理审核通过后，就作为各工程师所承担工程任务进度的指导性文档。在项目进展中，依据工程进展，可以对初期制定的任务规划书进行调整和维护，但原则上工程进度不能超出规定时间的最后完成期限。如有任务可能推延的情况出现（如任务进行时出现早期没有预见到的困难），则应在规划书调整时提前说明，并及时反馈到项目经理处，以便及早采取解决措施。一般来说，接手一项新任务后，制定一份成熟详细的模块设计类的规划书的约需1~2周时间。稍复杂些的模块设计规划则可能需要多一些的时间。举例而言，依据性能需求，假若制定一份MD5算法模块设计的可行的规划书需要一天，而制定ECC或RSA算法模块设计的规划书则可能需要1周时间。制定成熟可行的规划，建立在对任务的详细分析的基础上。
电路设计说明书主要是对模块或体系电路的具体的实现过程的描述，它要求详细到对模块内每一根信号的实现过程和控制的说明。电路设计说明书原则上需要达到仅依据设计说明就可进行电路设计。
电路设计说明文档是每个设计公司都很重视的重要的具可继承性的设计文档，是一个公司内的重要的设计成果积累和设计参考文献。也是每个软硬件设计工程师所应该具备的最基本的工作技能。
在进行电路设计说明的同时，即可考虑对所设计电路的测试验证计划和方法，并以此完成对所设计电路的测试验证的说明文档。测试和验证说明书一般要求根据电路功能和性能需求，具体的说明测试的目标，方法，测试环境，预期结果，激励设计的注意事项等方面内容。在进行以上的相关设计文档过程中，可随时进行项目组内的设计交流和沟通，并需要及时将关键的进展情况反馈给项目经理处。在文档设计工作完成后，即可进入具体的功能代码设计阶段。并依据设计流程直到实现最后的流片。在一个项目完成后，项目总结必不可少,不另赘述。
第四篇：望大陆教学设计
《望大陆》教学设计 朝阳七校：陈秉印
教学目标
知识目标：初步掌握现代诗朗诵的基本方法。
技能目标：培养学生推敲词句，感悟诗歌格律、韵味美的习惯。情感态度目标：在诵读中体味诗人浓烈的怀乡思国之情。教学设想
通过反复诵读，体味诗中包含的浓烈的思乡之情；通过揣摩品味，使学生初步掌握用诗歌形式来表达情感的方法。教学过程
一、走近作者
1、教师引出作者：50年前的1月12日，在祖国的宝岛台湾，有一位老人身患重病，他在自己的日记中写下了这样一段话： “我百年之后，愿葬玉山或阿里山树木多的高处，山要高者，树要大者，可以时时望大陆。我之故乡是中国大陆”。这位身在台湾，心系祖国大陆的老人就是于右任先生。
2、于右任个人资料介绍。
于右任（1879年4月11日－1964年11月10日），汉族，陕西三原人，祖籍泾阳。原名伯循，别署“骚心”“髯翁”，晚年自号“太平老人”。于右任早年系同盟会成员，长年在国民政府担任高级官员，同时也是中国近代书法家，复旦大学、上海大学、国立西北农林专科学校（今西北农林科技大学)等中国近现代著名高校的创办人。著名的现代诗人、教育家、书法家。
二、初读诗文，感悟诗句古朴、伤感的韵味
1、学生自读诗句，读准字音，读通顺诗句。
重点生字：“殇”，字音（shāng），字义（指少年未成年而死），国有殇的意思是：国家有死后不能魂归故里的人。
2、再度诗句，读出诗句的节奏
“兮”字的意思是语气词“啊”，将“啊”字换入诗中对比读，体会换成“啊”以后感觉诗句的浅显平淡，缺少“兮”带在诗中的古朴、伤感的韵味。所以不能将“兮”字换成“啊”。
三、解诗意，走进作者孤独、沉郁的内心
1、解题意，“望大陆”——远望、眺望大陆。
2、同桌互读诗句，互讲诗意。a生互读互讲b汇报
3、作者在诗中望大陆要望的不仅仅是——大陆，更是祖国、故乡。
4、体会作者的孤独。（补充资料：于右任1949年到台湾，1962年写这首诗，已经13年没有回大陆。）作者在大陆有他曾经71年的回忆，在故乡有他的亲人——妻子、女儿、亲戚、朋友„„。
5、理解诗人对家人的思念。
师：诗人生活富足，身居高位，是著名的诗人、书法家，他为何要“望大陆”“望故乡”？
补充资料：1958年，在与妻子结婚60周年即将来到的金婚前夕，他从保险箱中取出夫人早年为他缝制的布鞋、布袜，抚视良久，老泪纵横，提笔写下了《忆内子高仲林》一诗：
两戒河山一支箫，凄风吹断咸阳桥。
白头夫妇白头泪，留待金婚第一宵。
体会于右任先生对家人的思念。
6、师：难道作者就是想看一看祖国大陆吗？
生体会作者想的不仅仅是望一望大陆，其实诗人渴望回大陆、回故乡。
7、体会“葬我于高山上兮”一句两次运用的表达效果。
诗人想要回大陆、回故乡，但是他不能回的痛苦、无奈。
补充背景：1949年6月，国民党政权败退到台湾。为了阻止人民解放军攻占台湾，蒋介石开始了“闭港政策”，在台湾与大陆之间部署了大量部队，阻断一切与大陆的联系，不允许任何人返回大陆。
所以诗人在病中之时留下遗愿：葬我于高山上兮。
但这样的遗愿却说了两次，反复说，是因为：强烈的情感需要用 “反复”的形式强调，诗人是要表达强烈哀伤的情感。
8、体会作者心中的遗憾，不能叶落归根。补充资料：在台湾最高的山玉山顶峰也望不到大陆。作者其实深知自己纵然埋葬在高山上也望不到大陆，所以他他是夙愿死了以后也不能实现，他死不瞑目啊!
四、走进作者内心深处，渴望祖国统一，叶落归根
1、师：作者青年时期就追随孙中山先生，立志赶走侵略者，建立一个统一、富强的新中国，虽然赶走了侵略者，但他在有生之年没能看到祖国的统一，所以在他心中有一个强烈的愿望：渴望国家统一。
2、师：在台湾，像于右任一样，生在大陆，长在大陆，晚年却留在台湾，回不了大陆的人何止千、万，他们心中都有一个共同的愿望：渴望国家统一。让亲人能够相聚，让思念的泪水不再流。
五、我思我写，写我心声
1、写话：“现在台湾与祖国大陆已经通航，两岸的人民已经可以互相往来，（但台湾与大陆还没有真正统一）你想对于右任先生说些什么？” a学生写话b汇报交流
2、汇报交流。
六、教师总结全课。
第五篇：望大陆教学设计
《望大陆》教学设计
教学目标：
1．认识“兮”“殇”2个生字。
2．理解诗句意思，感受诗人“望我故乡”“望我大陆”的浓浓爱国思乡之情。3．指导朗读，能正确、熟练并有感情地背诵整首诗。教学重点：
理解诗句意思，感受诗人“望我故乡”“望我大陆”的浓浓爱国思乡之情。教学难点：
指导朗读，能正确、熟练并有感情地背诵整首诗。教学准备：
收集于右任老先生的资料及写《望大陆》的背景资料。教学时间：一课时 教学流程
一、谈话导入，走近诗人 1．由余光中《乡愁》引入
说起思乡的诗歌，不禁让我想起余光中的《乡愁》。ppt展示，看视频。
而今天我们要学的这一首诗和《乡愁》有着同样的意境，它就是《望大陆》ppt，板书课题，齐读课题。
这首诗的作者是我们国家著名的书法家，政治家于右任老先生。
2．于右任何许人也，我们一起来了解，先看ppt上展示的内容，再看学习链接第一段。（引导学生阅读学习链接第一自然段更进一步了解于右任写《望大陆》的背景）。（设计意图：学生课前搜集了于右任的相关资料，再结合学习链接介绍，使学生更进一步了解写《望大陆》的背景，为下面学习诗歌作好铺垫。）
二、初读诗歌，理解诗歌大意。Ppt点到 让我们一起来感受吧
（一）初读诗歌
1．听张老师范读，请你注意把握准字音，揣摩好节奏。
注 意“兮”“殇”的发音。
2．分小组读。要求把诗读通顺，读流利。
3．个别读。教师相机范读、点拨，引导学生读准诗歌节奏。4．全班齐读。（设计意图：采用多样的朗读方式让学生了解这首诗的读法，从而更好地理解诗意。）
（二）理解诗歌大意
1．学生默读，初步理解诗意，把不懂的地方作上记号。2．全班交流，师相机指导、点拨。兮：文言助词，相当于现在的“啊”。
殇：书面语。死难者。“国殇”就是为国家而死的人。（于右任老人将自己的一生全献给了祖国，当他离开大陆不得回归时，他以“国殇”自况）（设计意图：理解诗意为体会情感奠基。）
3,简单翻译，ppt展示，分组比赛读诗句和翻译，达到理解的地步！
三、品读诗歌，体会诗歌情感。1．思考：诗人有什么嘱咐？（葬我于高山之上兮）葬在山巅，目的何在？ 2．说说诗人为什么要“望我故乡”“望我大陆”？（因为诗人的故乡是中国大陆，他深深怀念大陆，思念故乡和亲友，可是在他有生之年却回不到中国大陆，所以他嘱咐在他死后将他葬在高山之上，使他能“望我故乡”“望我大陆”）诗人想要表达什么情感？（浓浓的怀乡思国之情）
3．你是从文中哪些地方体会到作者浓烈的思乡思国之情？
生1：故乡不可见兮，永不能忘。虽然诗人看不到故乡，但故乡在他的心里，他永远不会忘。
生2：山之上，国有殇！这一句可以体会得到。生3：大陆不可见兮，只有痛哭。
4.除了强烈的，痛彻骨髓的思念之情，你还读出了什么？（渴望祖国早日统一的赤子之情。）同学说出之后教师ppt 这一情怀在诗歌的最后一节更是得到了升华，进一步表达了我对故乡大陆的的思念和我渴望祖国早日统一的浓浓深情。展示ppt 最后一节（设计意图：引导学生抓住重点语句研读文本，通过师生和生生之间的对话突出本课的教学重点，从而达到教学目标。）
“天苍苍，野茫茫，山之上，国有殇。”这是多么震撼中华民族的呼喊。5闭上眼睛，听内容！
假如你就是于右任，请你带着他的痛彻骨髓的思念，带着他那渴望统一的内心再来听听他饱含激情的呐喊。闭上眼睛，听内容！ppt听视频。
师：这是一段千古的绝唱，唱出了多少台湾游子的心声。这更是一首催人奋进的哀歌，它不仅仅是于佑任老先生渴望落叶归根、渴望祖国统一的眷眷深情，它更是中华儿女的共同心声！祖国的统一需要我们去尽一份责任，听，同胞们的吟诵声在海峡两岸回荡。让我们再一次有感情地朗诵这首诗，再一次的感受两岸同胞对祖国统一的热切期盼。师生有感情地朗诵。
六、布置作业：
1.搜集有关思乡的诗句2.做练习册第7课。
（设计意图：旨在培养学生积累语言的习惯，让学生认识到我国语言文字的魅力。）
七、板书设计： 故乡
故乡 不能忘
葬我于高山之上兮 望 思乡爱国渴望祖国统一
大陆 痛苦
教学反思：
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