第一篇：集成电路实验报告
集成电路实验报告
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学号：
指导老师：
实验一：反相器的设计及反相器环的分析
一、实验目的
1、学习及掌握cadence图形输入及仿真方法；
2、掌握基本反相器的原理与设计方法；
3、掌握反相器电压传输特性曲线VTC的测试方法；
4、分析电压传输特性曲线，确定五个关键电压 VOH、VOL、VIH、VIL、VTH。
二、实验内容
本次实验主要是利用 cadence 软件来设计一基本反相器(inverter)，并利用 仿真工具 Analog Artist(Spectre)来测试反相器的电压传输特性曲线(VTC，Voltage transfer characteristic curves)，并分析其五个关键电压:输出高电平VOH、输出低电平VOL、输入高电平VIH、输入低电平VIL、阈值电压 VTH。
三、实验步骤
1.在cadence环境中绘制的反相器原理图如图所示。
2.在Analog Environment中，对反相器进行瞬态分析(tran)，仿真时间设置为4ns。其输入输出波形如图所示。
分开查看：
分析：反相器的输出波形在由低跳变到高和由高跳变到底时都会出现尖脉冲，而不是直接跳变。其主要原因是由于MOS管栅极和漏极上存在覆盖电容，在输出信号变化时，由于电容储存的电荷不能发生突变，所以在信号跳变时覆盖电容仍会发生充放电现象，进而产生了如图所示的尖脉冲。
3.测试反相器的电压传输特性曲线，采用的是直流分析(DC),我们把输入信号修改为5V直流电源，如图所示。
4.然后对该直流电源从0V到5V进行线性扫描,进而得到电压传输特性曲线如图所示。
5.为反相器创建symbol，并调用连成反相器环，如图。
6.测量延时，对环形振荡器进行瞬态分析，仿真时间为4ns，bcd节点的输出波形如图所示。
7.测量上升延时和下降延时。(1)测量上升延时：可以利用计算器(calculator)delay函数来计算信号c与信号b间的上升延时和下降延时如图所示。所以上升延时tpLH=91.933ps
(2)测量下降延时：同样方法可以测得信号c与信号b间的下降延时如图所示。所以下降延时为tpHL=124.8ps
8.测量上升时间。可利用计算器中的risetime函数来计算信号c的上升时间，如图所示。所以，信号c的上升时间156.2689ps
实验二：反相器优化及反相器链分析
一、实验目的
1、学习及掌握cadence图形输入及仿真方法；
2、掌握生成symbol的两种方法；
3、利用基本反相器设计反相器环，并分析其延时；
4、掌握使用计算器(Calculator)以及直接测量上升、下降延时的方法。
二、实验内容
本实验主要利用cadence软件来设计一由反相器环(奇数个)构成的环形振荡器，并利用计算器(Calculator)来分析环形振荡器的延时。
三、实验步骤
1、绘制反相器链
绘制的反相器链如图所示，各反相器的MOS管尺寸如下：栅长length设置为变量len，而宽度设置为：
invX1：a*Wid for PMOS,Wid for NMOS invX4：a*b*Wid for PMOS,b*Wid for NMOS invX16：a*b*bWid for PMOS,b*b*Wid for NMOS invX64：a*c*Wid for PMOS,c*Wid for NMOS
2、瞬态分析
进入Analog Environment中，进行瞬态分析之前必须得设置好参量。其中，a=2,b=4,c=64,Len=600n,Wid=1.5u。也就是说，反相器是二比一的反相器，并且每一级按放大倍数为4的比例放大，所有MOS管的栅长为600n，而最小MOS管的宽为2*1.5u。所以，原理图中所有MOS管的尺寸都已经确定下来。
进行瞬态分析，仿真时间为8ns，输出波形如图所示：
3、测量IN3与IN2间的延时
(1)测量上升延时：可以利用计算器(calculator)delay函数来计算信号IN3与信号IN2间的上升延时和下降延时。
同理，测量出IN3与IN2间下降延时如图所示。
4、测量IN2与OUT间的延时。
5、确定最优的PMOS/NMOS宽度之比a。使用变量仿真，通过改变PMOS/NMOS宽度之比a的值，来确定最快的情况。a由1->3变化，步进为0.2，输出IN2与OUT的波形如图所示：
由上图可以看出，当a由1->3变化时，IN2与OUT间的延时相当接近，所以我们可以认为静态CMOS属于无比逻辑。我们放大HL部分如图所示。我们可以发现最快的情况是当a=1时，此时PMOS与NMOS尺寸相同。
另外，我们可以放大LH部分如图所示。由图可知，选择a=1.5，更接近最优的上升延时。
6、确定最优的放大倍数b 同样，在这里我们使用变量仿真，通过b的值，来确定最快的情况。b由3->8变化，步进为1，输出IN2与OUT的波形如图所示，IN2与OUT间的延时也相当接近。
(1)放大LH部分如图所示。由图可以看出当b=4时，最小的上升延时为670ps
同样，可以利用计算器中的delay函数来确定变量b与延时的关系，输出图形如图所示。由图可以看出，当b=4.0时，最小的上升延时为645ps。
(2)放大HL部分如图所示。由图可以看出当b=4时，最小的下降延时为510ps
同样，可以利用计算器中的delay函数来确定变量b与延时的关系，输出图形如图所示。由图可以看出，当b=3.98时，最小的下降延时为645ps。
所以，由上分析可知，b=4时延时最小。
实验三：版图的绘制
一、实验目的
1、学习及掌握cadence图形输入及仿真方法；
2、利用反相器设计反相器链，并对其进行尺寸的优化；
3、学会反相器优化的基本方法；
4、进一步掌握上升延时、下降延时的测量方法。
二、实验内容
主要内容是为反相器设计版图。
三、实验步骤
1、反相器版图绘制
(1)绘制n有源区，如图所示。其尺寸为5×13，即NMOS的宽为1.5um。
(2)绘制NMOS栅极，如图所示，NMOS管的长为600nm。(2)在有源区中放置两个接触，如图所示，其尺寸为2×2。该接触的主要作用是为了使栅极与金属一层接触良好。
(2)在n有源区旁边绘制一个衬底接触，并添加p选择框和n选择框，如图所示。该衬底接触的主要作用是保证GND与栅极良好接触。这样，NMOS管就基本绘制完成。
(3)用同样的方法绘制PMOS管，如图所示。其中PMOS管的宽为3um，长为600nm。PMOS旁边也为衬底接触，该衬底接触的主要作用是保证VDD与栅极良好接触。
(4)绘制N阱，由于NMOS建立在P型衬底上，为了在同一块晶片上建立PMOS管，则必须对其掺杂，建立一N型区，然后再在该N型区中建立PMOS管。如图所示。
(7)在有源区上绘制金属，并绘制连线。其中为了在金属一层中添加输入引脚，所以在由金属一层到栅极之间要加一“过孔”。最后再绘制GND以及VDD就完成了反相器的版图绘制。完成后的反相器版图如图所示。
实验四：版图后仿真
一、实验目的
1、掌握版图提取(layout extraction)的方法；
2、掌握版图与线路图対查比较方法(LVS)；
3、掌握后模拟仿真(post layout simulation)的基本方法；
4、掌握版图仿真的方法，以及与原理图仿真的比较方法。
二、实验内容
提取出反相器的版图，并用LVS工具验证版图与原理图是否一致，最后提取出版图中的寄生参数进行仿真，并与原理图仿真进行比较。
三、实验步骤
1、为了进行版图提取，还要给版图文件标上端口即添加输入(IN)输出(OUT)引脚以及电源(vdd!、gnd!)引脚，这是LVS的一个比较的开始点。版图上pin脚的目的是为了让版图提取工具可以识别I/O信号的位置，在完成后的版图上加pin脚，为后续的器件提取做好准备。填上端口的名称（Terminal Names 和Schematic中的名字一样）、模式（Mode，一般选rectangle）、输入输出类型（I/O Type）等。至于Create Label属于可选择项，选上后，端口的名称可以在版图中显示。如图所示。
2、版图提取
在版图编辑环境下选择Verify –extractor，然后在弹出的对话框中选择寄生电容提取Extract_parasitic_caps。填好提取文件库和文件名后，单击OK就可以了。然后打开Library Manager，在库myLib下nmos单元中增加了一个文件类型叫extracted的文件，可以用打开版图文件同样的方式打开它。如图就是提取出来的版图，可以看到提取出来的器件和端口，要看连接关系的话，可以选择erify-probe菜单，在弹出窗口中选择查看连接关系。如下图所示，可以很清楚的看到提取版图中的寄生电容。
3、版图与线路图对查比较(LVS,Layout Versus Schematic)从图中可以看出，原理图与版图中的网表完全匹配(The net-lists match.)，说明原理图网表与版图网表是完全一致的。同时，还可以看出版图中有4个节点，4个端口，1个PMOS和1个NMOS；相似的，原理图中也有4个节点，4个端口，1个PMOS和1个NMOS。
也可以点击Netlist来查看原理图和版图的网表。如图所示，左图为由原理图产生的网表，右图为由版图产生的网表。
4、后模拟(Post Layout Simulation)在后模拟之前首先应建立analog_extracted view，在LVS窗口中点击Build Analog即可。然后创建一个名为testbench的原理图来进行后模拟。testbench的原理图如图所示。
进行analog_extracted view(带有寄生参数的仿真)，仿真输出结果如图所示。
5、同时仿真Schematic View和Extracted View(1)配置config view
(2)同时进行版图仿真和原理图仿真，在Analog Environment环境中，Setup->Design选择所要模拟的线路图testbench，view name选择config，然后按以前的方法进行仿真，仿真输入输出结果如图所示。
实验五：期中测试
一、实验目的
1、复习根据版图绘制原理图，并验证版图与原理图是否一致的方法；
2、复习为原理图创建symbol，使用国际通用符号的方法；
3、复习测试电压传输特性曲线，并确定其关键电压的方法；
4、复习测量信号的上升延时和下降延时的方法；
5、复习版图仿真的方法；
6、复习改变电路尺寸，确定上升延时、阈值电压的变化关系的方法。
二、实验内容
根据版图绘制原理图
验证原理图与版图一致
提取版图之后，就进行LVS验证
创建symbol view
Testcell_sim原理图的创建
进行仿真分析
版图仿真
版图仿真和原理图仿真的结果有较大的差距。
LH放大部分
实验要求，对于图二所示电路原理图，原来nmos的宽为W=6um，则pmos的宽为a*W=a*6um，即a设为变量可改变MOS管宽度比
1)当a在1~4之间变化时，用DC扫描分析电路的阈值电压变化情况
当a=2时，阈值电压等于2.5V。所以，此时利用瞬态仿真，得到输入输出波形
计算器计算出此时上升延时和下降延时 输出OUT的上升延时
输出OUT的下降延时
2)当a在1~4之间变化时，用瞬态扫描(tran)分析电路的上升延时变化情况，输出结果如图
a在1‾4变化时，a与上升延时的关系曲线
当a在1~4变化时，输出信号的上升延时随着a的增大而逐渐减小。当a=2时，输出信号的上升延时26.8ps ，与上面得到的值完全相同
实验六：CMOS反相器设计
一、实验目的
1、进一步学习及掌握cadence图形输入及仿真方法；
2、掌握反相器的设计方法，使之达到设计要求；
3、进一步学会版图制造工艺以及版图设计的基本规则及方法；
4、进一步掌握版图提取(layout extraction)的方法以及版图与线路图対查比较方法(LVS)；
5、进一步掌握后模拟仿真(post layout simulation)的基本方法；
6、掌握版利用Spectre进行瞬态仿真(tran)以及直流仿真(DC)的方法。
二、设计目标
本实验主要是要设计一反相器，使得该反相器满足以下几个条件：
1、该反相器能够同时驱动32倍最小尺寸CMOS反相器(Wn=1.5um,Wp=3um)和一个等效的100fF线电容；
2、该反相器的传输延时(propagation delay)必须小于300ps；
3、假设输入信号有50ps的上升和下降时间；
4、该反相器必须用AMI 0.6um工艺中的最小栅长设计。
三、实验内容
1、反相器尺寸设计
(1)反相器尺寸设计原理图
(2)确定尺寸
对上面的反相器原理图进行封装之后，建立如图所示的inv_des原理图，原理图主要是用来确定反相器的尺寸，使之满足设计目标。图中要设计的反相器输出接了一个32倍最小尺寸CMOS反相器和一个100fF的电容。32倍最小尺寸CMOS反相器的原理图如图所示。
进入Analog Environment，设置好参数，进行瞬态分析，param的变化范围是从1->10，得到输出信号的波形如图所示。在利用计算器中的delay函数测得输出信号的上升延时、下降延时与变量param的关系曲线如图所示。
由图上升延时与变量param的关系曲线可以看出，随着变量param的不断增大，上升延时不断减小，当param=5.2时，上升延时恰好等于300ps；由图下降延时与变量param的关系曲线可以看出，随着变量param的不断增大，上升延时也不断减小，当param=5时，下降延时恰好等于300ps。
综合以上两种情况可知，为了满足条件2：该反相器的传输延时(propagation delay)必须小于300ps，所以可取变量param=6。
变量param=6，绘制出设计好的原理图如图所示：
2、延时及功耗分析
在前面图所示原理图中，令变量param=6保持不变，然后进行瞬态分析，其输入输出波形如图所示。由图可知，输出波形基本不失真，所以此反相器能够同时驱动32倍最小尺寸CMOS反相器(Wn=1.5um,Wp=3um)和一个等效的100fF线电容。
(1)延时分析
利用计算器calculator中的delay函数分析波形的上升延时和下降延时如图九、十所示。由图可以看出：上升延时为234.20ps，下降延时为253.63ps。
(2)功耗分析
为了测量功耗，所以首先应测出电源电压和输出电流，再利用计算器中的spectrerPower函数来计算功耗。
3.电压传输特性曲线及关键电压
进入Analog Environment，设置好参数，为测试电压传输特性曲线，所以对V1进行DC扫描，扫描范围为0->5V。输出的电压传输特性曲线如图所示。
由上图可以看出：输出高电平VOH =5V、输出低电平VOL =0V、输入高电平、输入低电平、阈值电压分别为VIH =3.01V，VIL=2.02V，VTH=2.48V。所以，噪声容限为NMLVILVOL2.0202.02VNMHVOHVIH53.011.99V.4、版图绘制
根据实验要求绘制该反相器的版图如图十六所示。该反相器版图使用AMI 0.6um工艺，栅长为600nm，NMOS管的宽为9um，而PMOS管的宽本应该为18um,但是由于PMOS管的尺寸过大，在这里采用两个宽为9um的PMOS管并联的方式来等效宽为18um的PMOS管。
版图仿真
首先为反相器创建一个config view。然后，在Analog Environment环境中，Setup->Design选择所要模拟的线路图inv_design_postSim，view name选择config，然后按以前的方法进行仿真，仿真输入输出结果如图
对版图仿真的输出波形进行局部放大，由放大的图形可以看出，在此种情况下原理图仿真的延时比版图仿真的延时略小。
实验七：CMOS全加器设计
一、实验目的
1、进一步学习及掌握cadence图形输入及仿真方法；
2、掌握全加器的设计方法，并用全加器构成4位累加器；
3、进一步学会版图制造工艺以及版图设计的基本规则及方法；
4、进一步掌握版图提取(layout extraction)的方法以及版图与线路图対查比较方法(LVS)；
5、进一步掌握后模拟仿真(post layout simulation)的基本方法；
6、掌握版利用Spectre进行瞬态仿真(tran)以及直流仿真(DC)的方法。
二、实验内容
1、全加器晶体管级原理图
根据实验原理绘制的全加器晶体管级原理图如图所示。注意：Cin为关键信号(最后稳定信号)，故靠近输出端，可以减小延时。
2、全加器延时及功耗分析
对上面的全加器原理图进行封装之后，建立如图所示的Full_Adder_test原理图，原理图主要用来分析全加器的延时以及功耗等。
(1)最坏的上升延时分析
下面利用瞬态分析，测量Cin=1，A=1，B由0->1变化时的延时情况。如下图所示，是该情况下的输入输出波形。
用计算器中的delay函数测得此时的最坏下降延时(对于Sum来说，此时相当于最坏的上升延时)如图所示。由图可知，最坏的上升延时tpLH=484.753ps。
如图所示，是利用计算器中的spectrerPower函数计算出的功耗波形。由图可以看出，在静态时，电路消耗的功耗很微小(几乎为0)；然而在动态时，相对静态而言，消耗的功耗就比较大。然而，从整体上来说功耗还是很小的。
(2)最坏的下降延时分析
下面利用瞬态分析，测量Cin=0，A=0，B由1->0变化时的延时情况。如下图所示，是该情况下的输入输出波形。
用计算器中的delay函数测得此时的最坏上升延时(对于Sum来说，此时相当于最坏的下降延时)如图所示。由图可知，最坏的下降延时为520.94ps。
第二篇：常用各种集成电路简介
电子基础知识：常用各种集成电路简介
新闻摘要:第一节三端稳压ic电子产品中常见到的三端稳压集成电路有正电压输出的78××系列和负电压输出的79××系列。故名思义，三端IC是指这种稳压用的集成电路只有三条引脚输出，分别是输入端、接地端和输出端。用78/79系列三端稳压IC来组成稳压电源所需的外围元件极少，电路内部还有过流、过热及调整管的保护电路，使用起来可靠、方便。
第一节三端稳压ic
电子产品中常见到的三端稳压集成电路有正电压输出的78××系列和负电压输出的79××系列。故名思义，三端IC指种稳压用的集成电路只有三条引脚输出，分别是输入端、接地端和输出端。它的样子象是普通的三极管，TO-220的标准封装，也有9013样子的TO-92封装。
用78/79系列三端稳压IC来组成稳压电源所需的外围元件极少，电路内部还有过流、过热及调整管的保护电路，使用起来可靠、方便，而且价格便宜。该系列集成稳压IC型号中的78或79后面的数字代表该三端集成稳压电路的输出电压，如7806表示输出电压为正6V，7909表示输出电压为负9V。
78/79系列三端稳压IC有很多电子厂家生产，80年代就有了，通常前缀为生产厂家的代号，如TA7805是东芝的产品，AN7909是松下的产品。
有时在数字78或79后面还有一个M或L，如78M12或79L24，用来区别输出电流和封装形式等，其中78L调系列的最大输出电流为100mA，78M系列最大输出电流为1A，78系列最大输出电流为1．5A。它的封装也有多种，详见图。塑料封装的稳压电路具有安装容易、价格低廉等优点，因此用得比较多。79系列除了输出电压为负。引出脚排列不同以外，命名方法、外形等均与78系列的相同。
因为三端固定集成稳压电路的使用方便，电子制作中经常采用，可以用来改装分立元件的稳压电源，也经常用作电子设备的工作电源。
注意三端集成稳压电路的输入、输出和接地端绝不能接错，不然容易烧坏。一般三端集成稳压电路的最小输入、输出电压差约为2V，否则不能输出稳定的电压，一般应使电压差保持在4-5V，即经变压器变压，二极管整流，电容器滤波后的电压应比稳压值高一些。
在实际应用中，应在三端集成稳压电路上安装足够大的散热器（当然小功率的条件下不用）。当稳压管温度过高时，稳压性能将变差，甚至损坏。
当制作中需要一个能输出1．5A以上电流的稳压电源，通常采用几块三端稳压电路并联起来，使其最大输出电流为N个1．5A，但应用时需注意：并联使用的集成稳压电路应采用同一厂家、同一批号的产品，以保证数的一致。另外在输出电流上留有一定的余量，以避免个别集成稳压电路失效时导致其他电路的连锁烧毁。
第二节语音集成电路
电子制作中经常用到音乐集成电路和语言集成电路，一般称为语言片和音乐片。它们一般都是软包封，即芯片直接用黑胶封装在一小块电路板上。语音ic一般还需要少量外围元件才能工作，它们可直接焊到这块电路板上。
别看语音IC应用电路很简单，但是它确确实实是一片含有成千上万个晶体管芯的集成电路。其内部含有振荡器、节拍器、音色发生器、ROM、地址计算器和控制输出电路等。音乐片内可存储一首或多首世界名曲，价格很便宜，几角钱一片。音乐门铃都是用这种音乐片装的，其实成本很低。
不同的语言片内存储了各种动物的叫声，简短语言等，价格要比音乐片贵些。但因为有趣，其应用越来越多。会说话的计算器、倒车告警器、报时钟表等。语音电路尽管品种不少，但不能根据用户随时的要求发出声音，因为商品化的语音产品采用掩膜工艺，发声的语音是做死的，使成本得到了控制。
一般语音集成电路的生产厂家都可以特别定制语音的内容，但因为要掩模，要求数量千片以上。近年来出现的OTP语音电路解决了这一问题。OTP就是一次性可编程的意思，就是厂家生产出来的芯片，里面是空的，内容由用户写入（需开发设备），一旦固化好，再也不能擦除，信息也就不会丢失。它的出现为开发员试制样机提供了方便，特别适合于小批量生产。
业余制作采用可录放的语言电路是十分方便的，UM5506、ISD1400、ISD2500等，外围元件极少。bitbaby第一次知道可录放语音集成电路，是在九几年的无线电杂志上，记得那时是UM5101和T6668，都是用41256等DRAM的。那时多想有那么一套，不用磁带就可以录音的怪物，还能在放音时随意变调呢。早期的数码留言机也用它们，由于使用DRAM，如果没有后备电池，一旦断电后，所有的信息都会丢失。
现在采用EEPROM的语音电路大大方便了电子爱好者，它随录随放，不怕掉电，使用方便，外围元件少。只是价格较贵些，每秒钟成本约1元人民币。这类语音录放集成电路首推（美）ISD公司的ISD系列。国内、台湾都有厂家生产兼容的芯片及软包封的芯片、模块，但从结构来看，猜想来自于ISD。
第三节数字集成电路
数字集成电路产品的种类很多种。数字集成电路构成了各种逻辑电路，如各种门电路、编译码器、触发器、计数器、寄存器等。它们广泛地应用在生活中的方方面面，小至电子表，大至计算机，都是有数字集成电路构成的。
结构上，可分成TTL型和CMOS型两类。74LS/HC等系列是最常见的TTL电路，它们使用5V的电压，逻辑“0”输出电压为小于等于0.2V，逻辑“1”输出电压约为3V。CMOS数字集成电路的工作电压范围宽，静态功耗低，抗干扰能力强，更具优点。数字集成电路有个特点，就是它们的供电引脚，如16脚的集成电路，其第8脚是电源负极，16脚是电源正极；14脚的，它的第7脚是电源的正极。
通常CMOS集成电路工作电压范围为3-18V，所以不必像TTL集成电路那样，要用正正好好的5V电压。CMOS集成电路的输入阻抗很高，这意味着驱动CMOS集成电路时，所消耗的驱动功率几乎可以不计。同时CMOS集成电路的耗电也非常的省，用CMOS集成电路制作的电子产品，通常都可以用干电池供电。
CMOS集成电路的输出电流不是很大，大概为10mA左右，但是在一般的电子制作中，驱动一个LED发光二极管还是没有问题的。
此外，CMOS集成电路的抗干扰能力也较强，即行话所说的噪声容限较大，且电源电压越高，抗干扰能力越强。
电子制作中常用的数字集成电路有4001、4011、4013、4017、4040、4052、4060、4066等型号，建议多买些备用。市场上的数字集成电路进口的较多，产品型号的前缀代表生产公司，常见的有MC1XXXX（摩托罗拉）、CDXXXX（美国无线电RCA）、HEFXXXX（飞利普）、TCXXXX（东芝）、HCXXXX（日立）等。一般来说，只要型号相同，不同公司的产品可以互换。这里有一张表，是关于集成电路前缀及其生产公司的。
需要注意的是，CMOS集成电路容易被静电击穿，因此需要妥善保存。一般要放在防静电原包装条中，或用锡箔纸包好。另外焊接的时候，要用接地良好的电烙铁焊，或者索性拔掉插头，利用余热焊接。不过说实话，现在的CMOS集成电路因为改进了生产工艺，防静电能力都有很大提高，不少人都不太注意为CMOS集成电路防静电，IC却也活着。
第四节 模拟集成电
模拟集成电路被广泛地应用在各种视听设备中。收录机、电视机、音响设备等，即使冠上了“数码设备”的好名声，却也离不开模拟集成电路。
实际上，模拟集成电路在应用上比数字集成电路复杂些。每个数字集成电路只要元器件良好，一般都能按预定的功能工作，即使电路工作不正常，检修起来也比较方便，1是1，0是0，不含糊。模拟集成电路就不一样了，一般需要一定数量的外围元件配合它工作。那么，既然是“集成电路”，为什么不把外围元件都做进去呢？这是因为集成电路制作工艺上的限制，也是为了让集成电路更多地适应于不同的应用电路。
对于模拟集成电路的参数、在线各管脚电压，家电维修人员是很关注的，它们就是凭借这些判断故障的。对业余电子爱好者来说，只要掌握常用的集成电路是做什么用的就行了，要用时去查找相关的资料。
许多电子爱好者都是从装收音机、音响放大器开始的，用集成电路装，确实是一种乐趣。相信大家对这两者也都感兴趣。装的收音机有两种，一是AM中波的，通常用CIC7642、TA7641集成块装。另一种是FM调频的，通常要求具有一定的水平，用TDA7010、TDA7021、TDA7088，CXA1019（CXA1191）、CXA1238等。这些集成块也是收音机商所采用的经典IC。
CIC7642外形象一个9013，仅三个引脚，工作于1.5V下，其内部集成了多个三极管，用于组装直放式收音机，而且极易成功，因此许多电子入门套件少不了它。其兼容型号为MK484、YS414，许多进口的微型收音机、电子表收音机都用。
TA7641P装出来的收音机为超外差式，性能要好，但是因为有中周，制作调试都有点复杂，如果能买到套件组装，那也不算麻烦（照着指示把元件焊到电路板上就行啦：－〕。
TDA7000系列是飞利普公司的产品，有bitbaby没见过的TDA7000，以及TDA7010T，TDA7021T，TDA7088T，后三者有个后缀T，表示是微型贴片封装的。
bitbaby也没见过标准DIP（双列直插塑封）封装的，所以尽管它们的应用电路简单，做起来可麻烦，整个集成电路和一粒赤豆差不多大。（下面有图）TDA7088T是可以用变容管和电位器实现电调谐的。
CXA1019是索尼公司生产的，CXA1191是它的改进型号，它们被称为单片AM/FM收音集成电路，因为一片IC包含了从高频放大、本振到中频放大、低频（音频）放大的所有功能。CXA1238是AM/FM立体声收音集成电路，它不包括音频放大器，但有立体声解码功能，通常用于WALKMAN收放机等。
这里有个知识，就是CXA的收音IC同一型号有三种不同的大小（即后缀M型为贴片封装，S型为小型封装，P型为DIP封装）。
音响功放电路也是电子爱好者们津津乐道的话题。通过亲手制作，不但深入了解了原理，更是具有意义。bitbaby并不是发烧友（也烧不起），对吹毛求疵的“金耳朵”更是持有怀疑态度。请各位新手不要误入歧途。做一套实用的音响才是聪明之举，不要相信什么“把XXXXIC换成运放之皇NE5532后效果立竿见影”。
Bitbaby帮别人装过许多功放，也有不少经验。有的虽然只是用收录机用的功放集成块，但因为用了较大功率的电位器、较大容量的滤波电容、较大口径的扬声器，效果还是比收录机好。
TA7240P是收录机中常用的功放ic，双声道，各5.8W，12V左右供电，音质一般般。
TDA1521是高保真功放IC，功率较大，音质较好，上点档次的电脑有源音箱也都用该集成块。
LM1875（TDA2003、TDA2030、TDA2030A）等应用电路差不多，功率不同，TDA2030A是TDA2030的改进型，功率稍大。这些集成块应用也很多，但假货也多，有的假货是用廉价IC打磨过的，有的则是粗制滥造。
傻瓜功放是一种厚膜集成电路，其实不过是把各分立元件封装在一起，只有输入引脚用来接音源，输出引脚接音箱，以及电源引脚，方便了使用。
此外，还有TDA2822、LM386等的小功率音频放大器，在电池供电的产品中作功放。用它们也可做有源音箱，廉价的有源音箱就用它们。
第三篇：集成电路科技馆观后感
有趣的芯片之旅
——“上海集成电路科技馆”观后感
从1971年intel向全球市场推出第一款4004微处理器算起，到09年新发布的sandy bridge架构的cpu，他们之间虽然只相隔了仅仅30多年，但性能却天各一方。这显然归功于不断进步的晶体管制造工艺。作为一名计算机专业的学生，花一天时间去了解由晶体管，电容，电感等原件组成的集成电路，不仅能帮助我们回溯那段计算机进化史，更能为我们勾画出自动化领域未来的发展蓝图。抱着这样的心态，3月13日我们10计算机班在周晓燕老师的带领下参观了位于浦东张江的上海集成电路科技馆，展开了一次有趣的芯片之旅。
“沙烁加上人类的智慧才有了神奇的集成电路”。罗马并非一天建成，参观科技馆后我深有体会，发展至今强大的集成电路也是从姗姗学步的婴儿开始的。从电子管到晶体管，从第一颗处理器到90纳米处理器再到现在的32纳米工艺处理器。其中凝结了无数人智慧的结晶。从一颗普通的砂子到无所不能的集成电路芯片；从茫茫的宇宙空间到无尘的洁净室，集成电路是人类智慧的结晶和当代高科技生产能力的代表。集成电路的基本原来是硅，这再之前早就了解，但没想到他在地壳中的含量仅次于氧和沙土。和机械工业所要用到的煤，石油等珍贵资源相比实在廉价。感谢大自然给予人类这一取之不尽，用之不竭的财富。保障了人类的科技发展。
科技馆规划布局相当合理，而他自己本身也是利用众多集成电路技术营造良好体验的科技馆。他共分为五个展区。在参观之前我对集成电路印象仅仅局限于由数以亿记的晶体管和一些二极管，电容组成的一块或蓝，或黑，或绿的电路板。直到领教过智能家居，智能冰箱等一些展示后。才发现他在未来将存在于我们的每一寸生活空间中。小到耳纹识别系统，虹膜识别系统，声音、指纹识别系统，大到航天航空中的集成电路。他给我们带来的不仅是便利，效率，国家实力的体现，更是安全的保障。基于现在集成电路处理复杂的生物安全的能力，我完全相信在不远的来，经过科学家不懈的研究，他同样能够胜任无线通讯中的安全问题。保障在即将到来的无线通讯时代的个人财富的安全。
“目前，在一个比指甲盖还小的硅晶片上，可以集成10亿多个电子元器件。而世界上第一个集成电路诞生时，上面只有5个元器件。集成电路是电
子产品的‘大脑’，可以记忆和运算，完成各种信息处理。”毫无疑问集成电路是近代最伟大的发明，它最先带动了计算机的发展。集成电路领域不仅同我们的专业息息相关，在未了解他之前，我们没发现他它更如同呼吸般存在与我们的身边每个角落，提高我们的工作效率，保障我们的安全。能体会一整个领域的形成过程，我感觉这一天的旅程很值得。
葛康鸣
10计算机
第四篇：集成电路EDA技术
题
目
可编程逻辑器件与集成电路设计
姓
名
**
所在学院
理学院
专业班级
思源0901
学
号
09274027
指导教师
**
日
期
20**
年
**
月
日
可编程逻辑器件与集成电路设计
摘要：本文简述了集成电路的传统设计方法和现代设计方法，并对两者的区别进行了比较，以实例为基础介绍了集成电路的设计过程。对可编程逻辑器件的定义、分类、功能等进行详尽的阐述，介绍了可编程逻辑器件的设计过程，以可编程逻辑器件软件设计平台QuartusII为例，介绍了可编程逻辑器件软件设计平台的功能及使用方法，并对其他种类软件平台作出比较。对国内外集成电路设计公司作简要介绍，分析了PLD和FPGA芯片上的文字信息。
关键字:集成电路设计；可编程逻辑器件；软件设计平台；QuartusII；PLD；FPGA
1.集成电路的设计方法
1.1手工传统设计方法
传统的集成电路设计方法是指20世纪50-60年代的手工设计时代。
传统的集成电路设计方法的基本步骤是1.根据设计要求划分功能模块；2.确定输入和输出的关系，画出真值表，写出逻辑表达式；4.利用公式或卡诺图进行人工化简；5.根据化简后的逻辑表达式画出电路原理图；6.在面包板上进行实验，验证电路的正确性；7.若无错误，再在透明薄膜上用贴图符号贴PCB图；8.检查后送制板厂制板；9.对PCB板进行安装、调试，若有大的错误，修改设计，重复以上过程，重新制板。
传统集成电路设计方法的特点是采用自下而上（Bottom
Up）的设计方法，采用通用型逻辑器件搭积木式的方式，在系统硬件设计的后期进行仿真和调试，主要设计文件是电路原理图。
图1
1.2
EDA技术与现代设计方法
计算机出现后，人们可以借助计算机进行集成电路的辅助设计，这样就进入了20世纪70-80年代的CAD（计算机辅助）时代，利用计算机及其图形设备帮助集成电路设计人员进行设计工作，大大减少了手工设计时代的工作量，提高了集成电路的设计效率。到了80年代后期，CAD技术日渐成熟，集成电路的设计真正跨越到了EDA（电子设计自动化）的现代设计方法时代。
20世纪90年代，国际上电子和计算机技术较先进的国家，一直在积极探索新的电子电路设计方法，并在设计方法、工具等方面进行了彻底的变革，取得了巨大成功。在电子技术设计领域，可编程逻辑器件（如CPLD、FPGA）的应用，已得到广泛的普及，这些器件为数字系统的设计带来了极大的灵活性。这些器件可以通过软件编程而对其硬件结构和工作方式进行重构，从而使得硬件的设计可以如同软件设计那样方便快捷。这一切极大地改变了传统的数字系统设计方法、设计过程和设计观念，促进了EDA技术的迅速发展。
EDA技术就是以计算机为工具，设计者在EDA软件平台上，用硬件描述语言VHDL完成设计文件，然后由计算机自动地完成逻辑编译、化简、分割、综合、优化、布局、布线和仿真，直至对于特定目标芯片的适配编译、逻辑映射和编程下载等工作。EDA技术的出现，极大地提高了电路设计的效率和可操作性，减轻了设计者的劳动强度。
EDA技术为电子系统设计带来了很大的变化：设计效率提高，设计周期缩短；设计质量提高；设计成本降低；能更充分地发挥设计人员的创造性；设计成果的重用性大大提高，省去了不必要的重复劳动。
现代的数字系统设计采用PLD，利用EDA开发工具，通过芯片设计来实现系统功能。普遍使用自顶向下(Top—Down)的设计方法，这里的“顶”就是指系统的功能；“向下”就是指将系统由大到小、由粗到精进行分解，直至可用基本模块实现。自顶向下设计方法的一般过程大致上可以分为四步，如下图所示。
Top－Down设计图
明确系统功能
确定总体方案
子系统具体实现
系统仿真实现
图2
明确系统功能：对要设计的系统的任务、要求、原理以及使用环境等进行充分调研，进而明确设计目标、确定系统功能，是一件至关重要的事。因为只有把它做好了，后面的设计工作才有意义，才有效率。
确定总体方案：明确了设计目标、确定系统功能之后，接下来要做的工作就是根据系统功能确定出系统设计的总体方案。
系统具体实现：系统方案确定以后．再从结构上对系统进行逻辑划分，导出系统的结构框图。一般把系统从逻辑上划分为数据子系统和控制子系统两部分。然后，再将各自划分为多个子系统模块，各模块的输入、输出信号要明确，有利于团队工作。这些子系统就可以依据基础的数字设计确定具体电路实现。系统如果有控制算法也包括选择控制算法及实现。
系统仿真实现：系统设计完成之后，最好先采用EDA软什对所设计的系统进行仿真后再用具体器件搭电路．以保证系统设计的正确性和可靠性。电路实现时，一般按自底向上的顺序进行。这样做不仅行利于单个电路的调试，而且也利于整个系统的联调。
因此，严格地讲，现代数字系统的完整设计过程应该是“自顶向下设计。自底向上集成”。
1.3从传统到现代设计方法的区别
从传统设计方法到现代设计方法，集成电路设计技术有了长足的进步。传统的集成电路设计方法，从根据设计目标得到真值表，到最后完成系统后的测试与调试，所有的工作均需人工完成。可以想象，随着数字集成电路的发展，从小规模集成电路（SSI）的小于10个逻辑门，到中规模集成电路（MSI）的几百个逻辑门，再到大规模集成电路的（LSI）几万门，最后甚至到超大规模集成电路（VLSI），甚大规模集成电路（ULSI）的几十万、几百万门电路，集成电路迅速的大规模化，使得传统设计方法根本无法完成得到真值表画出卡诺图等工作。它表现出了效率低下，一切手工完成，设计周期很长；容易出错；芯片种类多，数量大，受市场的限制；设计灵活性差；产品体积大等缺点。同时后续的电路调试和设计也需要很高的电路布局和布线的技巧，总而言之，这样的设计对于复杂数字系统来讲效率太低了。
现代的设计方法，自顶向下，可以实现具体任务的分工完成，并且用软件的方式设计硬件，从软件设计的硬件系统到硬件系统的转换是由EDA软件自动完成的，设计过程中可用软件进行各种仿真，现场可编程，在线升级，而且整个系统集成在一块儿很小的芯片上，体积小，功耗低，可靠性高，容易检查错误，便于修改，设计周期短、成功率很高，这些优点都是传统方法无法比拟的，大大提高了集成电路设计的效率。
所以说从传统方法到现代方法，集成电路的设计有了一个很大的跨越。
表1
2.可编程逻辑器件
2.1可编程逻辑器件定义
可编程逻辑器件英文全称为：programmable
logic
device
即
PLD。PLD是做为一种通用集成电路产生的，他的逻辑功能按照用户对器件编程来确定。一般的PLD的集成度很高，足以满足设计一般的数字系统的需要。这样就可以由设计人员自行编程而把一个数字系统“集成”在一片PLD上，而不必去请芯片制造厂商设计和制作专用的集成电路芯片了。
图3
PLD的基本结构如上图所示，图中与阵列和或阵列是PLD的主体。与阵列用以产生有关与项，或阵列把所有与项构成与或形式的逻辑函数。任何组合逻辑函数均可表示为与或表达式，因而用与门-或门两级电路可实现任何组合电路，又因为任何时序电路是由组合电路加上存储元件构成的，因而PLD的与或结构对实现数字电路具有普遍的意义。
2.2可编程逻辑器件分类及功能
可编程逻辑器件按集成度分类如下图。
图4
简单可编程逻辑器件有PROM、PLA、PAL、GAL。
PROM：与阵列固定，或阵列可编程的逻辑器件，最主要特征是只允许数据写入一次，如果数据输入错误只能报废。
PLA：
与或阵列均可编程，在可编程逻辑器件中，它的灵活性最高。由于它
具有与或阵列均能编程的特点，在实现函数时，只需形成所需的乘机项，使这列规模比输入数相同的与阵列固定、或阵列可编程的PROM小得多。但是目前PLA的编程缺少高质量的支持软件和编程工具，且器件价格偏高，门的利用率不高，因而未得到广泛应用。
PAL、GAL：与阵列可编程，或阵列固定的代表器件。这种结构中，或阵列固定若干个乘积项输出
。PAL和GAL门阵列结构把PROM器件的成本低、速度高、编程容易以及PLA器件的灵活性等优点结合在一起，成为早起实现可编程ASIC的主要器件
复杂可编程逻辑器件的两种主要类型是现场可编程门阵列（FPGA）和复杂可编程逻辑器件（CPLD）。
FPGA：提供了最高的逻辑密度、最丰富的特性和最高的性能。
现在最新的FPGA器件，可提供八百万“系统门”（相对逻辑密度）。
这些先进的器件还提供诸如内建的硬连线处理器、大容量存储器、时钟管理系统等特性，并支持多种最新的超快速器件至器件信号技术。
FPGA被应用于范围广泛的应用中，从数据处理和存储，以及到仪器仪表、电信和数字信号处理等。
CPLD：提供的逻辑资源少得多，最高约1万门。
但是，CPLD提供了非常好的可预测性，因此对于关键的控制应用非常理想。
而且CPLD器件需要的功耗极低。
2.3可编程逻辑器件设计过程
采用自顶向下(Top—Down)的设计方法确定各个子系统后，就需要借助于EDA软件进行系统设计实现。下图是基于EDA软件的PLD开发流程框图，由框图可见设计主要包括设计输入、设计处理、功能仿真和时序仿真、器件编程或下载和系统测试五个部分
FPGA
/
CPLD设计流程
设计准备
设计输入
Ø
图形输入
Ø
硬件描述语言HDL
设计处理
Ø
编译、优化综合Ø
适配、分割
Ø
布局、布线
器件编程（下载）
系统测试
时序仿真
功能仿真
HDL：
VHDL（IEEE）
Verilog
（IEEE）
AHDL
ABEL
EDA工具自动实现
对CPLD产生Pof文件
对FPGA产生Sof文件
图5
设计输入：采用原理图或硬件描述语言（HDL），描述出输入和输出的逻辑关系，将整个原理图或程序输入到计算机中。
设计处理：EDA工具可自动进行逻辑综合，将功能描述转换为门级描述，或转换成具体PLD的网表文件，将网表文件自动适配到具体芯片中进行布局布线。
功能仿真和时序仿真：在软件平台进行硬件仿真。
编程下载：到实际芯片中，在实验台上进行验证；
系统测试：测试成型系统，在每一阶段若有问题，可在计算机上直接修改设计，重复以上过程。
3.可编程逻辑器件软件设计平台
可编程逻辑器件的软件平台，都是由PLD/FPGA芯片厂家提供,基本都可以完成所有的设计输入（原理图或HDL),仿真,综合,布线,下载等工作。
3.1常用可编程逻辑器件软件设计平台比较
Altera公司：
QuartusII软件平台：
Quartus
II
是Altera公司的综合性PLD开发软件，支持原理图、VHDL、VerilogHDL以及AHDL等多种设计输入形式，内嵌自有的综合器以及仿真器，可以完成从设计输入到硬件配置的完整PLD设计流程。
MaxplusII
E+MAX：免费PLD开发软件，界面与标准版的MaxplusII完全一样，只支持MAX7000和MAX3000系列器件，本身支持不复杂的VHDL和Verilog综合。
MaxplusII
Baseline：免费PLD开发软件，界面与标准版的MaxplusII完全一样，但需要通过使用MAX+PLUSII
Advanced
Synthsis插件才能支持VHDL/Verilog。支持MAX7000/3000和部分FLEX/ACEX芯片。
Xilinx公司
ISE软件平台： ISE是使用XILINX的FPGA的必备的设计工具，它可以完成FPGA开发的全部流程，包括设计输入、仿真、综合、布局布线、生成BIT文件、配置以及在线调试等，功能非常强大。
WebFITTER：免费PLD开发软件,不需下载，可在线编译，结果用e-mail发送到信箱。使用简单，但要求较快的联网速度。支持XC9500
和
CoolRunner系列。
WebPACK
ISE：免费PLD开发软件,支持XC9500,coolrunner,Spartan/II,部分Virtex/E/II器件。
Lattice公司
ispDesignEXPERT：PLD开发软件,目前最新软件改名为：ispLEVER
ispLEVER
Starter：免费PLD开发软件,支持600个宏单元以下的Lattice芯片的设计。
3.2
QuartusII软件设计平台简介
QuartusII是美国Altera公司自行设计的第四代PLD开发软件可以完成PLD的设计输入、逻辑综合、布局与布线、仿真、时序分析、器件编程的全过程，同时还支持SOPC（可编程片上系统）设计开发。
QuartusⅡ提供了方便的设计输入方式、快速的编译和直接易懂的器件编程。能够支持逻辑门数在百万门以上的逻辑器件的开发，并且为第三方工具提供了无缝接口。QuartusⅡ支持的器件有：Stratix
Ⅱ、Stratix
GX、Stratix、Mercury、MAX3000A、MAX
7000B、MAX
7000S、MAX
7000AE、MAX
Ⅱ、FLEX6000、FLEX10K、FLEX10KA、FLEX10KE、Cyclone、Cyclone
Ⅱ、APEX
Ⅱ、APEX20KC、APEX20KE和ACEX1K系列。QuartusⅡ软件包的编程器是系统的核心，提供功能强大的设计处理，设计者可以添加特定的约束条件来提高芯片的利用率。
Quartus
II软件的设计过程主要包括：
1．建立项目；
2．输入设计电路；
3．设计编译；
4．设计仿真
5．设计下载
其中QuartusII的输入可以有三种方式，（1）原理图输入方式：适用于对系统及各部分电路很熟悉的场合。（2）硬件描述语言输入方式：硬件描述语言是用文本方式描述设计，硬件描述语言有ABEL、AHDL、VHDL、Verilog等，其中VHDL和Verilog已成为IEEE标准。（3）波形输入方式
当在Quartus
Ⅱ中完成设计后，就应当将所设计的电路下载到CPLD芯片中，结合用户系统进行统一的调试。CPLD编程下载的方式较多，按计算机的接口可分为：串口下载（BitBlaster或MasterBlaster）、并口下载（ByteBlaster）、USB接口下载（MasterBlaster或APU）等方式。按器件可分为：CPLD编程（MAX3000、MAX5000、MAX7000、MAX
9000），FPGA下载（FLEX6000、FLEX8000、FLEX
10K、ACEX
1K、APEX
20K），存储器编程EPC1、EPC2等。
4.集成电路设计公司简介
4.1国内集成电路设计公司介绍
大唐微电子技术有限公司：作为目前国内规模最大的集成电路设计企业之一，大唐微电子积累了丰富的集成电路设计经验。多年来，公司在移动通信智能卡领域中，凭借独具特色的产品与服务，引领了中国国内移动通信智能卡市场稳健、快速的发展。大唐微电子是目前全球智能卡领域中生产规模最大、产业链最完整、生产设备最先进的智能卡企业之一；是全球唯一一家能够同时在芯片级、模块级、卡片级向客户提供全方位产品、服务与解决方案的企业；也是国家指定的中国第二代居民身份证专用集成电路设计和模块加工企业。目前，公司模块年生产能力达4亿枚，智能卡年发行能力超过2亿张。
炬力集成电路设计有限公司：是一家致力于集成电路设计与制造的大型半导体技术集团，美国的纳斯达克上市公司，总部设在环境优美的海滨城市珠海，旗下拥有三家子公司——炬力集成电路设计有限公司、炬才微电子（深圳）有限公司、北京炬力北方微电子有限公司。公司目前共有700多人，其中本科以上研发人员占80%以
4.2国外集成电路设计公司介绍
Xilinx(赛灵思)：是全球领先的可编程逻辑完整解决方案的供应商。Xilinx研发、制造并销售范围广泛的高级集成电路、软件设计工具以及作为预定义系统级功能的IP（Intellectual
Property）核。客户使用Xilinx及其合作伙伴的自动化软件工具和IP核对器件进行编程，从而完成特定的逻辑操作。Xilinx公司成立于
1984年，Xilinx首创了现场可编程逻辑阵列（FPGA）这一创新性的技术，并于1985年首次推出商业化产品。目前Xilinx满足了全世界对
FPGA产品一半以上的需求。Xilinx产品线还包括复杂可编程逻辑器件（CPLD）。在某些控制应用方面CPLD通常比FPGA速度快，但其提供的逻辑资源较少。
Xlinx主要FPGA产品：Xilinx的主流FPGA分为两大类，一种侧重低成本应用，容量中等，性能可以满足一般的逻辑设计要求，如Spartan系列；还有一种侧重于高性能应用，容量大，性能能满足各类高端应用，如Virtex系列，用户可以根据自己实际应用要求进行选择。
在性能可以满足的情况下，优先选择低成本器件。
*
Spartan-3/3L:
新一代FPGA产品，结构与VirtexII类似，全球第一款90nm工艺FPGA，1.2v内核，于2003年开始陆续推出。
*
Spartan-3E：基于Spartan-3/3L，对性能和成本进一步优化
*
Spartan-6：xilinx最新推出的低成本FPGA
*
Virtex-II:2002年推出，0.15um工艺，1.5v内核，大规模高端FPGA产品
*
Virtex-II
pro:
基于VirtexII的结构，内部集成CPU和高速接口的FPGA产品
*
Virtex-4:
xilinx最新一代高端FPGA产品，包含三个子系列：LX，SX，FX
*
Virtex-5：65nm工艺的产品
*
Virtex-6：最新的高性能FPGA产品，45nm
*
Virtex-7：20**年推出的超高端FPGA产品。
Altera：自二十年前发明世界上第一个可编程逻辑器件开始，Altera公司秉承了创新的传统，是世界上“可编程芯片系统”（SOPC）解决方案倡导者。Altera结合带有软件工具的可编程逻辑技术、知识产权（IP）和技术服务，在世界范围内为14,000多个客户提供高质量的可编程解决方案。新产品系列将可编程逻辑的内在优势——灵活性、产品及时面市——和更高级性能以及集成化结合在一起，专为满足当今大范围的系统需求而开发设计。
Altera可编程解决方案包括：业内最先进的FPGA、CPLD和结构化ASIC技术；全面内嵌的软件开发工具；最佳的IP内核；可定制嵌入式处理器；现成的开发包；专家设计服务。
Altera主要FPGA产品：Altera的主流FPGA分为两大类，一种侧重低成本应用，容量中等，性能可以满足一般的逻辑设计要求，如Cyclone，CycloneII；还有一种侧重于高性能应用，容量大，性能能满足各类高端应用，如Startix，StratixII等，用户可以根据自己实际应用要求进行选择。在性能可以满足的情况下，优先选择低成本器件。
*
Cyclone（飓风）：Altera中等规模FPGA，2003年推出，0.13um工艺,1.5v内核供电，与Stratix结构类似，是一种低成本FPGA系列，是目前主流产品，其配置芯片也改用全新的产品。
*
CycloneII：Cyclone的下一代产品，2005年开始推出，90nm工艺，1.2v内核供电，属于低成本FPGA，性能和Cyclone相当，提供了硬件乘法器单元
*
Stratix
：altera大规模高端FPGA,2002年中期推出，0.13um工艺，1.5v内核供电。集成硬件乘加器,芯片内部结构比Altera以前的产品有很大变化。
*
StratixII:
Stratix的下一代产品，2004年中期推出，90nm工艺，1.2v内核供电，大容量高性能FPGA。
*StrtratixV为altera目前的高端产品，采用28-nm工艺，提供了28G的收发器件，适合高端的FPGA产品开发
5.PLD及FPGA片上文字信息分析
图6
如上图FPGA芯片，左上角XILINX文字为设计生产该芯片的公司名称，KINTEX-7为芯片型号，Kintex-7
系列是赛灵思公司一种新型
FPGA，能以不到
Virtex-6
系列一半的价格实现与其相当性能，性价比提高了一倍，功耗降低了一半。下边文字为此芯片的具体型号等，最下方TAIWAN为芯片的产地。
参考文献
【1】
侯建军
《数字电子技术基础》高等教育出版社，2007年
【2】
朱明程
《可编程逻辑器件及应用》
西安电子科技大学出版社，2004年
【3】
百度百科
《PLD》
《FPGA》
《Xilinx》
《Altera》
【4】
陈忠平、高金定、高见芳
《基于Quartus
II的FPGA/CPLD设计与实践》
电子工业出版社
2007年
第五篇：集成电路复习总结
1、中英名词解释
（1）IC（Integrated Circuit）：集成电路，是指通过一系列特定的加工工艺，将晶体管、二极管等有源器件和电阻、电容、电感等无源器件，按照一定的电路互联，“集成”在一块半导体晶片（如硅或砷化镓）上，封装在一个外壳内，执行特定电路或系统功能的一种器件。
（2）摩尔定律（Moore's Law）：芯片上晶体管数目每隔18个月翻一番或每三年翻两番，性能也会增加一倍。（3）SOC（system on chip）：在一个微电子芯片上将信息的采集、传输、存储、处理等功能集成在一起而构成系统芯片。
（4）EDA（Electronic-System Design Automation）：电子设计自动化
（5）能带：能量越高的能级，分裂的能级越多，分裂的能级也就相邻越近，这些邻近的能级看起来就像连续分布，这样的多条相邻近的能级被称为能带
（6）本征半导体：是一种完全纯净的、结构完整的半导体晶体。（经过一定的工艺过程将纯净的半导体制成的单晶体称为本征半导体。导带中的自由电子与价带中的空穴都能参与导电。）
（7）肖特基接触：金属与半导体接触并且金属的费米能级低于N型半导体或高于P型半导体的费米能级，这种接触为肖特基接触。
（8）MESFET：（Metal-Semiconductor Filed Effect Transistor），即金属-半导体场效应晶体管（9）Spice（Simulation Program with Integrated Circuit Emphasis）：集成电路仿真程序，主要用来在电路硬件实现之前读电路进行仿真分析。
（10）FPGA(Filed Programmable Gate Array)：现场可编程门阵列。（又称逻辑单元阵列，Logic Cell A）（11）IP（Intellectual Property）：知识产权。通常讲的IP核是指已经设计优化好。经过验证、功能复杂、可以嵌入到其他电路中重复使用的集成电路模块。
（12）HBT（Hetro-junction Bipolar Transistor）：异质结双极晶体管（13）短沟道效应：短沟道效应主要是指阈值电压与沟道相关到非常严重的程度。随着沟道长度变的越来越短，阈值电压与沟长及漏电压有着明显的关系。而随着沟长的变短，阈值电压与衬底偏压的关系变弱。P-125（14）沟通长度调制效应：MOS晶体管中，栅下沟道预夹断后、若继续增大Vds,夹断点会略向源极方向移动导致夹断点到源极之间的沟道长度略有减小，有效沟道电阻也就略有减小，从而使更多电子自源极漂移到夹断点，导致在耗尽区漂移电子增多是Id增大，这种效应称为沟道长度调制效应。
（15）电路仿真：将要分析的电路问题列出数学形式的电路方程，然后对电路方程求解。就是设计好的电路图通过仿真软件进行实时模拟，模拟出实际功能，然后通过其分析改进，从而实现电路的优化设计。P-132（16）电路综合：synthesis 实现在满足设计电路的功能、速度及面积等限制条件下，将行为级描述转化为指定的技术库中单元电路的连接。
（17）ASIC（Application Specific Integrated Circuit）：专用集成电路（18）VDSM（Very Deep Sub-micron）：超深亚微米（19）VLSI（Very Large Scale Integration）：超大规模集成电路
（20）DRC：design rule check 设计规则检查，最小线宽、最小图形间距、最小接触孔尺寸、栅和源漏区的最小交叠等。
ERC：Electrical Rules Check 电气规则检查，检测有没有电路意义的连接错误，如短路、开路、孤立布线、非法器件等，介于设计规则与行为级分析之间，不涉及电路行为。
LVS：Layout Versus Schematic 电路与版图一致性验证，从版图提取出的电路网表与从原理图得到的网表进行比较，检查两者是否一致。主要用于保证进行电路功能和性能验证之前避免物理设计错误。
（21）GDSII：Graphic Data System是一种时序提供格式，用于设计工具、计算机和掩膜制造商之间进行半导体物理制板的数据传输。
tape –out：提交最终GDSII文件加工
Foundry：芯片代工厂
（22）RTL:Register Transfer Level 寄存器传输级，用于描述同步数字电路操作的抽象级。
DC:Desing Compiler 设计编译器（用于综合）
FM:Form Test 形式验证
APR: Auto Place and Route 自动布局布线（23）STA:Static Timing Analysis静态时序分析
SDF:Standard Delay Format 标准延时格式文件，数字电路后端设计中的一种文件
SDC:Synopsys Design Constraints 时序约束
简答（40分）
（1）集成电路分类
按器件结构类型分为双极集成电路、金属-氧化物-半导体集成电路、双极MOS集成电路；按集成度分为小规模集成电路（SSI）、中规模集成电路（MSI）、大规模集成电路（LSI）、超大规模集成电路（VLSI）、特大规模集成电路（ULSI）、巨大规模集成电路（GSI）；按使用的基片材料分为单片集成电路与混合集成电路；按电路功能分为数字集成电路、模拟集成电路、数模混合集成电路；按应用领域分为标准通用集成电路、专用集成电路。（2）集成电路材料有哪些？分别适合什么样的集成电路
1导体，铝、金、钨、铜等金属和镍铬等合金，用于构成低值电阻、构成电容元件的极板、构成电感元件的绕线、构成传输线的导体结构、与轻掺杂半导体构成肖特基结接触、与重掺杂半导体构成半导体器件的电极的欧姆接触、构成元件之间的互连、构成与外界焊接用的焊盘。
2绝缘体，二氧化硅、氮氧化硅、氮化硅等硅的氧化物与氮化物，构成电容的绝缘介质、构成金属-氧化物-半导体器件（MOS）的栅绝缘层、构成元件和互连线之间的横向隔离、构成工艺层面之间的垂直隔离、构成防止表面机械损伤和化学污染的钝化层。
3半导体，利用半导体掺杂以后形成P型和N型半导体，在导体和绝缘体材料的连接或阻隔下组成各种集成电路的元件—-半导体器件。
（3）能带概念，PN节在正反向偏置下能带解释
能量越高的能级。分裂的能级越多，分裂的能级也就相邻越近，这些邻近的能级看起来就像连续分布，这样的多条相邻近的能级被称为能带。P-18 PN节正反偏置 P-26 零偏压时，P区和N区费米能级持平，电子占据水平相当，没有载流子流动，处于平衡状态。
正向偏压，从能带角度来说阻挡层势垒被削弱，阻挡层的总电场强度降低，PN结两端的能带弯曲变小。N区的费米能级高于P区的费米能级，电子和空穴容易获得足够的能量越过势垒区到达对方区域。从而有电流流过势垒区。
反向偏压，从能带角度来说阻挡层势垒被加强，阻挡层的总电场强度增大，PN结两端的能带弯曲变大。P区的费米能级高于N区的费米能级，电子和空穴不能越过势垒区到达对方区域。只有漏电流流过势垒区。（4）MOS管工作原理 P-32
以NMOS晶体管为例，如果没有任何外加偏置电压，从漏到源是两个背对背的二极管结构。它们之间所能流过的电流就是二极管的反向漏电流。
如果把源漏和衬底接地，在栅上加一足够高的正电压，正的栅压将要排斥栅下的P型衬底中的空穴而吸引电子。电子在表面聚集到一定浓度时，栅下的P型层将变成N型层，即呈现反型。N反型层与源漏两端的N型扩散层连通，就形成以电子为载流子的导电沟道。
如果漏源之间有电位差，将有电流流过。
如果加在栅上的正电压比较小，不足以引起沟道区反型，器件仍处在不导通状态。引起沟道区产生强表面反型的最小栅电压，称为阈值电压VT。（5）简述集成电路制造工艺流程。
包括外延生长、掩膜制版、光刻、掺杂、绝缘层形成、金属层形成。外延层具有很多优良性能。掺杂、隔离、串通等等。
目前常见的外延技术有：化学汽相沉积（化学汽相沉积生长法是通过汽体化合物之间的化学反应而形成的一种生长外延层的工艺。通过晶圆表面吸附反应物，在高温下发生反应，生成外延层），金属有机物汽相沉积（由于许多III族元素有机化合物和V族元素氢化物在较低温度下即可成为气态，因此在金属有机物化学沉积过程中反应物不需要高温，只需要在衬底附近存在高温区使得几种反应物能够在衬底附近发生化学沉积反应即可），分子束外延生长（分子束外延是在超高真空下（~10-8 Pa）加热一种或多种原子或分子，这些原子分子束与衬底晶体表面反应从而形成半导体薄膜的技术）。
掩膜制造，掩膜版可分成：整版及单片版。整版是指晶圆上所有的集成电路芯片的版图都是有该掩膜一次投影制作出来的，各个单元的集成电路可以不同。单片版是指版图只对应晶圆上的一个单元，其他单元是该单元的重复投影，晶圆上各个芯片是相同的。早期掩膜制造是通过画图照相微缩形成的。光学掩膜版是用石英玻璃做成的均匀平坦的薄片，表面上涂一层60~80nm厚的铬，使其表面光洁度更高，这称之为铬版（Crmask），通常也称为光学（掩膜）版。新的光刻技术的掩膜版与光刻技术有关。光刻的作用是把掩膜版上的图形映射到晶圆上，并在晶圆上形成器件结构的过程。对光刻的基本要求有：高分辨率、高灵敏度、精密的套刻对准、大尺寸硅片上的加工、低缺陷。曝光是在光刻胶上形成预定图案，有光学光刻和非光学光刻。刻蚀是将图形转移到晶圆上有湿法刻蚀、等离子体刻蚀、反应离子刻蚀等。光刻基本步骤：涂光刻胶 曝光显影与后烘刻蚀去除光刻胶
摻杂的目的是制作N型或P型半导体区域，以构成各种器件结构。主要方法有：热扩散法掺杂，离子注入法掺杂。
绝缘层形成的方式：热氧化、CVD。绝缘层的作用：栅极隔离层，局部氧化隔离法隔离（LOCOS），浅沟槽隔离（STI）
集成电路工艺中的金属层有三个主要功能：1）形成器件本身的接触线；2）形成器件间的互连线；3）形成焊盘。金属层的形成主要采用物理汽相沉积（PVD：Pysical Vapor Deposition）技术。PVD技术有蒸镀和溅镀两种。金属CVD技术，正在逐渐发展过程中（6）简述以N+硅为衬底的工艺步骤。
双阱CMOS工艺采用的原始材料是在N+或P+衬底上外延一层轻掺杂的外延层，然后用离子注入的方法同时制作N阱和P阱。使用双阱工艺不但可以提高器件密度，还可以有效的控制寄生晶体管的影响，抑制闩锁现象。
1衬底准备：衬底氧化后，在二6NMOS管场注入光刻 氧化硅上生长氮化硅
2光刻P阱，形成阱版，在P阱区腐蚀氮化硅，P阱注入
7场区氧化，栅氧化，沟道掺杂（阈值电压调节注入）
11硅片表面沉积二氧化硅薄膜
12接触孔光刻，接触孔腐蚀
3去光刻胶，P阱扩散并生长二氧化硅
8多晶硅淀积、掺杂、光刻和腐蚀，形成栅区的多晶硅版
13淀积铝，反刻铝，形成铝连
4腐蚀氮化硅，N阱注入并扩散
5形成场隔离区（场氧化层）
10PMOS管光刻和注入磷并扩
散，形成P+版
最后做栅极金属引线后得到双阱CMOS工艺的CMOS晶体管
9P阱中的NMOS管光刻和注入硼并扩散，形成N+版
线
（7）简述某一规则的目的与作用。P74 1.阱的间距和间隔的规则 N阱通常是深扩散，必须使N阱边缘与临近的N+扩散区之间留有足够的间隙，从而保证N阱边缘不与P型衬底中的N+扩散区短接。
2.MOS管的规则
在多晶硅穿过的有源区的地方，源和漏扩散区被多晶硅区所掩蔽。因而，源、漏和沟道是自对准于栅极的。重要的是，多晶硅必须完全穿过有源区，否则制成的MOS管就会被源、漏之间的扩散通路所短路。为确保这一条件得到满足，多晶硅必须超出扩散区边界。同时，有源区也必须在多晶硅栅两边扩展，这样才能有扩散区存在，使载流子进入和流出沟道。
3.接触
版图设计中通常需要有多种接触，例如，金属和P型扩散区接触、金属和N型扩散区接触、金属和多晶硅接触以及衬底接触等。根据工艺不同，还有“隐埋”型多晶硅和扩散区接触以及拼合接触。
（8）举出三种以上集成电路模型中二阶效应。
1.沟道长度对阈值电压的影响；
2.漏栅静电反馈效应对阈值电压的影响； 3.沟道宽度对阈值电压的影响； 4.迁移率随表面电场的变化；
5.沟道夹断引起的沟道长度调制效应；
6.载流子漂移速度限制而引起的电流饱和效应；（9）方块电阻。一个矩形金属薄膜的电阻为Rl1 当l时，即取一个方块时，其阻值为R|lR=，hhR即为方块电阻。P-105（10）仿真分析有哪些？
直流工作点分析、交流频率分析、瞬态分析、傅立叶分析、噪声分析、失真分析、参数扫描分析、温度扫描分析、极-零点分析、传递函数分析、直流和交流灵敏度分析、最坏情况分析、蒙特卡罗分析。P157（11）CMOS两级运放结构中各管子功能的解释。
图中所示的是一个电容性负载的两级CMOS基本差分运算放大器。其中，Part1为运算放大器的电流偏置电路，为了减小电源电压波动的影响，该偏置电路采用了在改进型威尔逊电流镜电路中又增加一个电阻R1的结构；Part2为运算放大器的第一级放大器；Part3为运算放大器的第二级放大器。第一级为标准基本差分放大器，第二级为PMOS管作为负载的NMOS共源放大器。为使运算放大器的工作稳定，在第一级放大器和第二级放大器之间采用补偿网络来消除第二个极点对低频放大倍数、单位增益带宽和相位裕度的影响。在运算放大器的电路结构图中，M1，M2，M3，M4，M5构成PMOS对管作为差分输入对，NMOS电流镜作为输入对管负载，PMOS管M5作为尾电流源的标准基本差分运算放大器;M6/M7构成以PMOS管作为负载的NMOS共源放大器；M14(工作在线性区)和电容Cc构成运算放大器的第一级和第二级放大器之间的补偿网络；M9~M13以及R1组成运算放大器的偏执电路。（12）模拟或数字集成电路设计流程和每步常用工具是什么？
模拟集成电路（晶体管级）设计流程 ：1性能指标要求明细表。2选择合适的电路结构。3手动计算电路元器件参数。4电路图编辑和修改（Schemetic工具）。5电路仿真（SmartSpice，Hspice，Cadence Spectre等工具）。6版图设计和验证（Vistuoso）。7流片和封装测试 P—155至P—156
数字集成电路晶体管级设计流程：1给定逻辑功能指标。2晶体管门级电路实现。3电路仿真。4版图设计与验证5.流片和封装测试
数字集成电路设计流程：编写RTL代码----前仿真----综合-----形式验证------APR-----时序分析-----后端物理验证（13）封装工艺流程
1晶圆划片：即把以阵列做在晶圆上的芯片用机械或激光切割的方式一颗颗分开。
2分类：如果多种芯片以多项目晶圆的方式制作在一片晶圆上，划片以后则需要对它们进行分类。
3管芯键合：利用管芯键合机，先将加工好的焊料或聚合物粘接剂涂覆在引线框架或陶瓷管壳内，然后将芯片压放在涂有焊料或粘接剂的位置上
4引线压焊（又称为绑定—Bongding）：利用手工或自动压焊机，将铝丝或金丝等金属丝或金属带的一端压焊在芯片输入、输出、电源、地线等焊盘上，另一端压焊在引线框架上的引线金属条上，实现芯片与框架引线的电连接。
5密封：对多种集成电路需要密封以实现同外界的水汽和化学污染物的隔离、6管壳焊封：作为腔体型载体，需要利用盖板（管帽）实现对封装芯片的（密封）包围。7塑封：将模塑化合物在一定温度下压塑成型，实现对芯片的无缝隙包围。
8测试：包括对密封和外观等封装性能质量的测试和封装后芯片电性能的测试。P253（14）举出、解释常见集成电路封装形式。
DIP双列直插式封装、SOP小外形封装、QFP四边引脚扁平封装（包括塑封装QDP、薄型QFP、窄节距QFP）P254-P259（15）内建自测试BIST的工作思想。
在电路内部生成、施加、和分析，利用电路自身的结构来测试自己。P--296（16）中国主要的foundry有哪些？什么样的工艺水平？
台积电0.35微米及以下，中芯国际0.35微米到0.18微米，上海宏力半导体制造有限公司 可提供0.25 / 0.22 / 0.18 / 0.15 / 0.12微米工艺，华宏半导体有限公司0.13微米（17）什么是综合？常见的综合工具有哪些？
电路综合synthesis：实现在满足设计电路的功能、速度及面积等限制条件下，将行为级描述转化为指定的技术库中单元电路的连接。综合工具DC PKS RC（18）画出利用DC综合的流程框图
（19）什么是APR？主要考虑的因素有哪些？
APR：Auto Place and Route自动布局布线。主要考略的因素有设计的输入（准备好库、网标文件）、布局规划floorplan（规划好引脚、大小、电源环、电源条，需要反复调整）、时序约束、place、时钟树综合、布线。（20）解释一下后端设计中出现的天线效应，如何修正？
在芯片生产过程中，暴露的金属线或者多晶硅(polysilicon)等导体，就象是一根根天线，会收集电荷（如等离子刻蚀产生的带电粒子）导致电位升高。天线越长，收集的电荷也就越多，电压就越高。若这片导体碰巧只接了MOS 的栅，那么高电压就可能把薄栅氧化层击穿，使电路失效，这种现象我们称之为“天线效应”。
解决方案：1.跳线2.插入二极管
3、综合（40分）
（1）电流镜工作原理。P-160（2）单故障情况下测试向量生成。P-284 单固定故障
（3）ASIC设计与FPGA设计的异同点是什么？分别画出他们的设计流程。
ASIC设计流程：项目规划---总体设计---详细设计和可测性设计----时序验证和版图设计----加工完备 FPGA 设计流程：
（4）CMOS传输门优点及版图
优点：由于PMOS管对输入信号IN高电平的传输性能好，而NMOS管对输入信号IN低电平的传输性能好，从而使信号IN可以获得全幅度的传送而没有电平损失。版图见P193
（5）版图规则解释
版图几何设计规则： 版图几何设计规则可看作是对光刻掩膜版制备要求，这些规则在生产阶段为电路设计师和工艺工程师提供了一种必要的信息联系，与版图规则相联系的主要目标是获得有最佳成品率的电路，而几何尺寸则尽可能的小，又不影响器件、电路的可靠性。
电学设计规则：给出的是由具体工艺参数抽象出的器件电学参数，是晶体管级集成电路模拟的依据。（6）可综合设计，举例说明某些规范？
可综合设计是设计的根本目的，是对代码的基本要求，有效的建模风格是控制结果的最为有利的手段。
规范1：将硬件的行为为指标以合理的方式映射为一些进程，对每个进程完成的操作尽量选择有效的算法，了解综合器的性能以合理的代码风格引导综合工具生成硬件。
规则2：允许的条件下尽量用变量代替信号，尽量共享复杂运算，明确指出过程的无关态，使用满足要求的最小数据宽度。
规则3：用组合逻辑合用时序逻辑实现的电路要分配到不同的进程中，不要使用枚举类型的属性，integer应加范围限制，通常的可综合代码应该是同步设计，避免门级描述除非在关键路径。（7）DC综合时候考虑的约束条件主要是什么？输出的结果各有哪些方式？分别有什么作用？
主要的约束：性能约束（时钟、输入延时、输出延时、驱动、负载）、面积约束、设计规则约束（最大转换时间、最大扇出、最大电容）
输出结果及作用：门级网表和综合设计约束SDC文件（用于后端不限）、标准延时格式SDF文件（用于后端仿真）。
（8）什么是形式验证？为什么需要形式验证？验证的工具是什么？怎么验证？（验证的流程是什么）
性试验证是指从数学上完备地证明或验证电路的实现方案是否确实实现了电路设计描述的功能。验证工具等效性检验、模拟检验、理论证明。
为什么：形式验证和模拟验证的结合可以话费更少的时间来验证更为复杂的系统芯片。（9）用反相器设计方法设计N输入与非门、或非门设计规律
P191 对具有n个输入端的与非门电路，其中各MOS管的尺寸宽长比；
（1）将与非门中的n个串联NMOS管等效为反相器中的NMOS管，将n个并联的PMOS管等效为反相器中的PMOS管；
（2）根据开关时间和有关参数的要求计算出等效反相器中的NMOS管与PMOS管的宽长比；
（3）考虑到NMOS管是串联结构，为保持下降时间不变，各NMOS管的等效电阻必须缩小n倍，亦即它们的宽长比必须是反相器中的NMOS管的宽长比的n倍；
（4）为保证在只有一个PMOS晶体管导通的情况下，仍能获得所需的上升时间，要求各PMOS管的宽长比与反相器中的PMOS管相同。
或非门类似。
（10）N输入与非门、或非门原理图，版图
（11）解释图1电路的工作原理。叙述用按照反相器设计方法设计此电路的原则。
图1 反相器链电路
参考：反相器链构成缓冲，驱动较大的电容时，用单一反相器构成的缓冲经常是不能满足要求，这时候需要用N个反相器构成的缓冲链，缓冲的尺寸应该是逐渐增大（增大倍数跟工艺有关），这样才能得到最好的性能。（12）画出CMOS二输入或非门原理图版图示意图。
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