集成电路复习总结

第一篇：集成电路复习总结

1、中英名词解释

（1）IC（Integrated Circuit）：集成电路，是指通过一系列特定的加工工艺，将晶体管、二极管等有源器件和电阻、电容、电感等无源器件，按照一定的电路互联，“集成”在一块半导体晶片（如硅或砷化镓）上，封装在一个外壳内，执行特定电路或系统功能的一种器件。

（2）摩尔定律（Moore's Law）：芯片上晶体管数目每隔18个月翻一番或每三年翻两番，性能也会增加一倍。（3）SOC（system on chip）：在一个微电子芯片上将信息的采集、传输、存储、处理等功能集成在一起而构成系统芯片。

（4）EDA（Electronic-System Design Automation）：电子设计自动化

（5）能带：能量越高的能级，分裂的能级越多，分裂的能级也就相邻越近，这些邻近的能级看起来就像连续分布，这样的多条相邻近的能级被称为能带

（6）本征半导体：是一种完全纯净的、结构完整的半导体晶体。（经过一定的工艺过程将纯净的半导体制成的单晶体称为本征半导体。导带中的自由电子与价带中的空穴都能参与导电。）

（7）肖特基接触：金属与半导体接触并且金属的费米能级低于N型半导体或高于P型半导体的费米能级，这种接触为肖特基接触。

（8）MESFET：（Metal-Semiconductor Filed Effect Transistor），即金属-半导体场效应晶体管（9）Spice（Simulation Program with Integrated Circuit Emphasis）：集成电路仿真程序，主要用来在电路硬件实现之前读电路进行仿真分析。

（10）FPGA(Filed Programmable Gate Array)：现场可编程门阵列。（又称逻辑单元阵列，Logic Cell A）（11）IP（Intellectual Property）：知识产权。通常讲的IP核是指已经设计优化好。经过验证、功能复杂、可以嵌入到其他电路中重复使用的集成电路模块。

（12）HBT（Hetro-junction Bipolar Transistor）：异质结双极晶体管（13）短沟道效应：短沟道效应主要是指阈值电压与沟道相关到非常严重的程度。随着沟道长度变的越来越短，阈值电压与沟长及漏电压有着明显的关系。而随着沟长的变短，阈值电压与衬底偏压的关系变弱。P-125（14）沟通长度调制效应：MOS晶体管中，栅下沟道预夹断后、若继续增大Vds,夹断点会略向源极方向移动导致夹断点到源极之间的沟道长度略有减小，有效沟道电阻也就略有减小，从而使更多电子自源极漂移到夹断点，导致在耗尽区漂移电子增多是Id增大，这种效应称为沟道长度调制效应。

（15）电路仿真：将要分析的电路问题列出数学形式的电路方程，然后对电路方程求解。就是设计好的电路图通过仿真软件进行实时模拟，模拟出实际功能，然后通过其分析改进，从而实现电路的优化设计。P-132（16）电路综合：synthesis 实现在满足设计电路的功能、速度及面积等限制条件下，将行为级描述转化为指定的技术库中单元电路的连接。

（17）ASIC（Application Specific Integrated Circuit）：专用集成电路（18）VDSM（Very Deep Sub-micron）：超深亚微米（19）VLSI（Very Large Scale Integration）：超大规模集成电路

（20）DRC：design rule check 设计规则检查，最小线宽、最小图形间距、最小接触孔尺寸、栅和源漏区的最小交叠等。

ERC：Electrical Rules Check 电气规则检查，检测有没有电路意义的连接错误，如短路、开路、孤立布线、非法器件等，介于设计规则与行为级分析之间，不涉及电路行为。

LVS：Layout Versus Schematic 电路与版图一致性验证，从版图提取出的电路网表与从原理图得到的网表进行比较，检查两者是否一致。主要用于保证进行电路功能和性能验证之前避免物理设计错误。

（21）GDSII：Graphic Data System是一种时序提供格式，用于设计工具、计算机和掩膜制造商之间进行半导体物理制板的数据传输。

tape –out：提交最终GDSII文件加工

Foundry：芯片代工厂

（22）RTL:Register Transfer Level 寄存器传输级，用于描述同步数字电路操作的抽象级。

DC:Desing Compiler 设计编译器（用于综合）

FM:Form Test 形式验证

APR: Auto Place and Route 自动布局布线（23）STA:Static Timing Analysis静态时序分析

SDF:Standard Delay Format 标准延时格式文件，数字电路后端设计中的一种文件

SDC:Synopsys Design Constraints 时序约束

简答（40分）

（1）集成电路分类

按器件结构类型分为双极集成电路、金属-氧化物-半导体集成电路、双极MOS集成电路；按集成度分为小规模集成电路（SSI）、中规模集成电路（MSI）、大规模集成电路（LSI）、超大规模集成电路（VLSI）、特大规模集成电路（ULSI）、巨大规模集成电路（GSI）；按使用的基片材料分为单片集成电路与混合集成电路；按电路功能分为数字集成电路、模拟集成电路、数模混合集成电路；按应用领域分为标准通用集成电路、专用集成电路。（2）集成电路材料有哪些？分别适合什么样的集成电路

1导体，铝、金、钨、铜等金属和镍铬等合金，用于构成低值电阻、构成电容元件的极板、构成电感元件的绕线、构成传输线的导体结构、与轻掺杂半导体构成肖特基结接触、与重掺杂半导体构成半导体器件的电极的欧姆接触、构成元件之间的互连、构成与外界焊接用的焊盘。

2绝缘体，二氧化硅、氮氧化硅、氮化硅等硅的氧化物与氮化物，构成电容的绝缘介质、构成金属-氧化物-半导体器件（MOS）的栅绝缘层、构成元件和互连线之间的横向隔离、构成工艺层面之间的垂直隔离、构成防止表面机械损伤和化学污染的钝化层。

3半导体，利用半导体掺杂以后形成P型和N型半导体，在导体和绝缘体材料的连接或阻隔下组成各种集成电路的元件—-半导体器件。

（3）能带概念，PN节在正反向偏置下能带解释

能量越高的能级。分裂的能级越多，分裂的能级也就相邻越近，这些邻近的能级看起来就像连续分布，这样的多条相邻近的能级被称为能带。P-18 PN节正反偏置 P-26 零偏压时，P区和N区费米能级持平，电子占据水平相当，没有载流子流动，处于平衡状态。

正向偏压，从能带角度来说阻挡层势垒被削弱，阻挡层的总电场强度降低，PN结两端的能带弯曲变小。N区的费米能级高于P区的费米能级，电子和空穴容易获得足够的能量越过势垒区到达对方区域。从而有电流流过势垒区。

反向偏压，从能带角度来说阻挡层势垒被加强，阻挡层的总电场强度增大，PN结两端的能带弯曲变大。P区的费米能级高于N区的费米能级，电子和空穴不能越过势垒区到达对方区域。只有漏电流流过势垒区。（4）MOS管工作原理 P-32

以NMOS晶体管为例，如果没有任何外加偏置电压，从漏到源是两个背对背的二极管结构。它们之间所能流过的电流就是二极管的反向漏电流。

如果把源漏和衬底接地，在栅上加一足够高的正电压，正的栅压将要排斥栅下的P型衬底中的空穴而吸引电子。电子在表面聚集到一定浓度时，栅下的P型层将变成N型层，即呈现反型。N反型层与源漏两端的N型扩散层连通，就形成以电子为载流子的导电沟道。

如果漏源之间有电位差，将有电流流过。

如果加在栅上的正电压比较小，不足以引起沟道区反型，器件仍处在不导通状态。引起沟道区产生强表面反型的最小栅电压，称为阈值电压VT。（5）简述集成电路制造工艺流程。

包括外延生长、掩膜制版、光刻、掺杂、绝缘层形成、金属层形成。外延层具有很多优良性能。掺杂、隔离、串通等等。

目前常见的外延技术有：化学汽相沉积（化学汽相沉积生长法是通过汽体化合物之间的化学反应而形成的一种生长外延层的工艺。通过晶圆表面吸附反应物，在高温下发生反应，生成外延层），金属有机物汽相沉积（由于许多III族元素有机化合物和V族元素氢化物在较低温度下即可成为气态，因此在金属有机物化学沉积过程中反应物不需要高温，只需要在衬底附近存在高温区使得几种反应物能够在衬底附近发生化学沉积反应即可），分子束外延生长（分子束外延是在超高真空下（~10-8 Pa）加热一种或多种原子或分子，这些原子分子束与衬底晶体表面反应从而形成半导体薄膜的技术）。

掩膜制造，掩膜版可分成：整版及单片版。整版是指晶圆上所有的集成电路芯片的版图都是有该掩膜一次投影制作出来的，各个单元的集成电路可以不同。单片版是指版图只对应晶圆上的一个单元，其他单元是该单元的重复投影，晶圆上各个芯片是相同的。早期掩膜制造是通过画图照相微缩形成的。光学掩膜版是用石英玻璃做成的均匀平坦的薄片，表面上涂一层60~80nm厚的铬，使其表面光洁度更高，这称之为铬版（Crmask），通常也称为光学（掩膜）版。新的光刻技术的掩膜版与光刻技术有关。光刻的作用是把掩膜版上的图形映射到晶圆上，并在晶圆上形成器件结构的过程。对光刻的基本要求有：高分辨率、高灵敏度、精密的套刻对准、大尺寸硅片上的加工、低缺陷。曝光是在光刻胶上形成预定图案，有光学光刻和非光学光刻。刻蚀是将图形转移到晶圆上有湿法刻蚀、等离子体刻蚀、反应离子刻蚀等。光刻基本步骤：涂光刻胶 曝光显影与后烘刻蚀去除光刻胶

摻杂的目的是制作N型或P型半导体区域，以构成各种器件结构。主要方法有：热扩散法掺杂，离子注入法掺杂。

绝缘层形成的方式：热氧化、CVD。绝缘层的作用：栅极隔离层，局部氧化隔离法隔离（LOCOS），浅沟槽隔离（STI）

集成电路工艺中的金属层有三个主要功能：1）形成器件本身的接触线；2）形成器件间的互连线；3）形成焊盘。金属层的形成主要采用物理汽相沉积（PVD：Pysical Vapor Deposition）技术。PVD技术有蒸镀和溅镀两种。金属CVD技术，正在逐渐发展过程中（6）简述以N+硅为衬底的工艺步骤。

双阱CMOS工艺采用的原始材料是在N+或P+衬底上外延一层轻掺杂的外延层，然后用离子注入的方法同时制作N阱和P阱。使用双阱工艺不但可以提高器件密度，还可以有效的控制寄生晶体管的影响，抑制闩锁现象。

1衬底准备：衬底氧化后，在二6NMOS管场注入光刻 氧化硅上生长氮化硅

2光刻P阱，形成阱版，在P阱区腐蚀氮化硅，P阱注入

7场区氧化，栅氧化，沟道掺杂（阈值电压调节注入）

11硅片表面沉积二氧化硅薄膜

12接触孔光刻，接触孔腐蚀

3去光刻胶，P阱扩散并生长二氧化硅

8多晶硅淀积、掺杂、光刻和腐蚀，形成栅区的多晶硅版

13淀积铝，反刻铝，形成铝连

4腐蚀氮化硅，N阱注入并扩散

5形成场隔离区（场氧化层）

10PMOS管光刻和注入磷并扩

散，形成P+版

最后做栅极金属引线后得到双阱CMOS工艺的CMOS晶体管

9P阱中的NMOS管光刻和注入硼并扩散，形成N+版

线

（7）简述某一规则的目的与作用。P74 1.阱的间距和间隔的规则 N阱通常是深扩散，必须使N阱边缘与临近的N+扩散区之间留有足够的间隙，从而保证N阱边缘不与P型衬底中的N+扩散区短接。

2.MOS管的规则

在多晶硅穿过的有源区的地方，源和漏扩散区被多晶硅区所掩蔽。因而，源、漏和沟道是自对准于栅极的。重要的是，多晶硅必须完全穿过有源区，否则制成的MOS管就会被源、漏之间的扩散通路所短路。为确保这一条件得到满足，多晶硅必须超出扩散区边界。同时，有源区也必须在多晶硅栅两边扩展，这样才能有扩散区存在，使载流子进入和流出沟道。

3.接触

版图设计中通常需要有多种接触，例如，金属和P型扩散区接触、金属和N型扩散区接触、金属和多晶硅接触以及衬底接触等。根据工艺不同，还有“隐埋”型多晶硅和扩散区接触以及拼合接触。

（8）举出三种以上集成电路模型中二阶效应。

1.沟道长度对阈值电压的影响；

2.漏栅静电反馈效应对阈值电压的影响； 3.沟道宽度对阈值电压的影响； 4.迁移率随表面电场的变化；

5.沟道夹断引起的沟道长度调制效应；

6.载流子漂移速度限制而引起的电流饱和效应；（9）方块电阻。一个矩形金属薄膜的电阻为Rl1 当l时，即取一个方块时，其阻值为R|lR=，hhR即为方块电阻。P-105（10）仿真分析有哪些？

直流工作点分析、交流频率分析、瞬态分析、傅立叶分析、噪声分析、失真分析、参数扫描分析、温度扫描分析、极-零点分析、传递函数分析、直流和交流灵敏度分析、最坏情况分析、蒙特卡罗分析。P157（11）CMOS两级运放结构中各管子功能的解释。

图中所示的是一个电容性负载的两级CMOS基本差分运算放大器。其中，Part1为运算放大器的电流偏置电路，为了减小电源电压波动的影响，该偏置电路采用了在改进型威尔逊电流镜电路中又增加一个电阻R1的结构；Part2为运算放大器的第一级放大器；Part3为运算放大器的第二级放大器。第一级为标准基本差分放大器，第二级为PMOS管作为负载的NMOS共源放大器。为使运算放大器的工作稳定，在第一级放大器和第二级放大器之间采用补偿网络来消除第二个极点对低频放大倍数、单位增益带宽和相位裕度的影响。在运算放大器的电路结构图中，M1，M2，M3，M4，M5构成PMOS对管作为差分输入对，NMOS电流镜作为输入对管负载，PMOS管M5作为尾电流源的标准基本差分运算放大器;M6/M7构成以PMOS管作为负载的NMOS共源放大器；M14(工作在线性区)和电容Cc构成运算放大器的第一级和第二级放大器之间的补偿网络；M9~M13以及R1组成运算放大器的偏执电路。（12）模拟或数字集成电路设计流程和每步常用工具是什么？

模拟集成电路（晶体管级）设计流程 ：1性能指标要求明细表。2选择合适的电路结构。3手动计算电路元器件参数。4电路图编辑和修改（Schemetic工具）。5电路仿真（SmartSpice，Hspice，Cadence Spectre等工具）。6版图设计和验证（Vistuoso）。7流片和封装测试 P—155至P—156

数字集成电路晶体管级设计流程：1给定逻辑功能指标。2晶体管门级电路实现。3电路仿真。4版图设计与验证5.流片和封装测试

数字集成电路设计流程：编写RTL代码----前仿真----综合-----形式验证------APR-----时序分析-----后端物理验证（13）封装工艺流程

1晶圆划片：即把以阵列做在晶圆上的芯片用机械或激光切割的方式一颗颗分开。

2分类：如果多种芯片以多项目晶圆的方式制作在一片晶圆上，划片以后则需要对它们进行分类。

3管芯键合：利用管芯键合机，先将加工好的焊料或聚合物粘接剂涂覆在引线框架或陶瓷管壳内，然后将芯片压放在涂有焊料或粘接剂的位置上

4引线压焊（又称为绑定—Bongding）：利用手工或自动压焊机，将铝丝或金丝等金属丝或金属带的一端压焊在芯片输入、输出、电源、地线等焊盘上，另一端压焊在引线框架上的引线金属条上，实现芯片与框架引线的电连接。

5密封：对多种集成电路需要密封以实现同外界的水汽和化学污染物的隔离、6管壳焊封：作为腔体型载体，需要利用盖板（管帽）实现对封装芯片的（密封）包围。7塑封：将模塑化合物在一定温度下压塑成型，实现对芯片的无缝隙包围。

8测试：包括对密封和外观等封装性能质量的测试和封装后芯片电性能的测试。P253（14）举出、解释常见集成电路封装形式。

DIP双列直插式封装、SOP小外形封装、QFP四边引脚扁平封装（包括塑封装QDP、薄型QFP、窄节距QFP）P254-P259（15）内建自测试BIST的工作思想。

在电路内部生成、施加、和分析，利用电路自身的结构来测试自己。P--296（16）中国主要的foundry有哪些？什么样的工艺水平？

台积电0.35微米及以下，中芯国际0.35微米到0.18微米，上海宏力半导体制造有限公司 可提供0.25 / 0.22 / 0.18 / 0.15 / 0.12微米工艺，华宏半导体有限公司0.13微米（17）什么是综合？常见的综合工具有哪些？

电路综合synthesis：实现在满足设计电路的功能、速度及面积等限制条件下，将行为级描述转化为指定的技术库中单元电路的连接。综合工具DC PKS RC（18）画出利用DC综合的流程框图

（19）什么是APR？主要考虑的因素有哪些？

APR：Auto Place and Route自动布局布线。主要考略的因素有设计的输入（准备好库、网标文件）、布局规划floorplan（规划好引脚、大小、电源环、电源条，需要反复调整）、时序约束、place、时钟树综合、布线。（20）解释一下后端设计中出现的天线效应，如何修正？

在芯片生产过程中，暴露的金属线或者多晶硅(polysilicon)等导体，就象是一根根天线，会收集电荷（如等离子刻蚀产生的带电粒子）导致电位升高。天线越长，收集的电荷也就越多，电压就越高。若这片导体碰巧只接了MOS 的栅，那么高电压就可能把薄栅氧化层击穿，使电路失效，这种现象我们称之为“天线效应”。

解决方案：1.跳线2.插入二极管

3、综合（40分）

（1）电流镜工作原理。P-160（2）单故障情况下测试向量生成。P-284 单固定故障

（3）ASIC设计与FPGA设计的异同点是什么？分别画出他们的设计流程。

ASIC设计流程：项目规划---总体设计---详细设计和可测性设计----时序验证和版图设计----加工完备 FPGA 设计流程：

（4）CMOS传输门优点及版图

优点：由于PMOS管对输入信号IN高电平的传输性能好，而NMOS管对输入信号IN低电平的传输性能好，从而使信号IN可以获得全幅度的传送而没有电平损失。版图见P193

（5）版图规则解释

版图几何设计规则： 版图几何设计规则可看作是对光刻掩膜版制备要求，这些规则在生产阶段为电路设计师和工艺工程师提供了一种必要的信息联系，与版图规则相联系的主要目标是获得有最佳成品率的电路，而几何尺寸则尽可能的小，又不影响器件、电路的可靠性。

电学设计规则：给出的是由具体工艺参数抽象出的器件电学参数，是晶体管级集成电路模拟的依据。（6）可综合设计，举例说明某些规范？

可综合设计是设计的根本目的，是对代码的基本要求，有效的建模风格是控制结果的最为有利的手段。

规范1：将硬件的行为为指标以合理的方式映射为一些进程，对每个进程完成的操作尽量选择有效的算法，了解综合器的性能以合理的代码风格引导综合工具生成硬件。

规则2：允许的条件下尽量用变量代替信号，尽量共享复杂运算，明确指出过程的无关态，使用满足要求的最小数据宽度。

规则3：用组合逻辑合用时序逻辑实现的电路要分配到不同的进程中，不要使用枚举类型的属性，integer应加范围限制，通常的可综合代码应该是同步设计，避免门级描述除非在关键路径。（7）DC综合时候考虑的约束条件主要是什么？输出的结果各有哪些方式？分别有什么作用？

主要的约束：性能约束（时钟、输入延时、输出延时、驱动、负载）、面积约束、设计规则约束（最大转换时间、最大扇出、最大电容）

输出结果及作用：门级网表和综合设计约束SDC文件（用于后端不限）、标准延时格式SDF文件（用于后端仿真）。

（8）什么是形式验证？为什么需要形式验证？验证的工具是什么？怎么验证？（验证的流程是什么）

性试验证是指从数学上完备地证明或验证电路的实现方案是否确实实现了电路设计描述的功能。验证工具等效性检验、模拟检验、理论证明。

为什么：形式验证和模拟验证的结合可以话费更少的时间来验证更为复杂的系统芯片。（9）用反相器设计方法设计N输入与非门、或非门设计规律

P191 对具有n个输入端的与非门电路，其中各MOS管的尺寸宽长比；

（1）将与非门中的n个串联NMOS管等效为反相器中的NMOS管，将n个并联的PMOS管等效为反相器中的PMOS管；

（2）根据开关时间和有关参数的要求计算出等效反相器中的NMOS管与PMOS管的宽长比；

（3）考虑到NMOS管是串联结构，为保持下降时间不变，各NMOS管的等效电阻必须缩小n倍，亦即它们的宽长比必须是反相器中的NMOS管的宽长比的n倍；

（4）为保证在只有一个PMOS晶体管导通的情况下，仍能获得所需的上升时间，要求各PMOS管的宽长比与反相器中的PMOS管相同。

或非门类似。

（10）N输入与非门、或非门原理图，版图

（11）解释图1电路的工作原理。叙述用按照反相器设计方法设计此电路的原则。

图1 反相器链电路

参考：反相器链构成缓冲，驱动较大的电容时，用单一反相器构成的缓冲经常是不能满足要求，这时候需要用N个反相器构成的缓冲链，缓冲的尺寸应该是逐渐增大（增大倍数跟工艺有关），这样才能得到最好的性能。（12）画出CMOS二输入或非门原理图版图示意图。

第二篇：集成电路制造工艺复习总结

集成电路制造工艺复习总结

主要内容

一集成电路制造工艺概况 二.晶体生长和晶片的制备 三.外延工艺 四.氧化工艺 五.掺杂工艺 六.光刻工艺 七.腐蚀工艺 八.金属化工艺 九.组装和封装工艺

十.微加工技术在其它领域的应用

为什么采用硅作为集成电路的材料，而不用锗？ 1.锗的漏电流大（原因:锗的禁带宽度小, 0.66eV)。2.硅器件工作温度高(150℃),锗为100℃。3.易生长高质量的氧化硅，氧化锗会水解。

4.锗的本征电阻率为47•cm，不能用于制造高击穿电压的整流器件，硅的本征电阻率为230000•cm。5.电子纯锗的锗成本是纯硅的十倍。

单晶硅的晶向与性质

1.（111）面

2.原子面密度最高，生长容易，3.氧化速度快

4.（100）面

5.二氧化硅界面缺陷密度低 6.表面迁移率高

7.实际晶向的选择取决于器件设计的考虑 8.双极电路－（111）9.MOS电路－（100）

硅的整形

1.硅锭 2.外部研磨

i.ii.直径磨削

磨主面（基准面）和第二平面（辅助面）

3.切成大圆片 4.腐蚀 5.抛光

硅热氧化设备与二氧化硅膜质量控制

常规热氧化方法

1.干氧氧化：Si+O2:高温加热

热氧化速率取决于氧原子在二氧化硅中的扩散速率，温度越高、扩散越快，二氧化硅层越厚。

特点：结构致密、干燥性和均匀性好、钝化效果好、掩蔽性能好，但总体反应速率慢；

2.水汽氧化：Si+H2O:高纯水、高温加热

由于水汽的进入，使氧化膜结构疏松，反应速率加快。所需水蒸气由高纯去离子水汽化或氢氧化合而成。

特点：反应速率快—水在二氧化硅中的平衡浓度大于氧气；结构疏松，含水量大，掩蔽性能不好，目前很少使用

常规热氧化方法

1.湿氧氧化：Si+H2O+O2:氧气携带去离子水产生的水蒸气（95-98℃）、高温加热；

特点：介于干氧和水汽氧化之间，实际应用时，常采用干氧-湿氢氧合成氧化：H2：O2=2：1 氧气须过量；

2.高纯氢-氧反应生成水，水汽化后与氧气一同参与反应。优点：膜质量好、均匀性好，但安全性控制较复杂。氧-干氧交替进行的方式，既保证膜质量又提高了氧化速率。

掺氯氧化

本质：在二氧化硅界面形成氯-硅-氧复合结构，保护结构不受钠离子影响而减少层错等缺陷的出现。

作用过程：在干氧氧化基础上，通入含氯化合物气体，提高器件电学性能和可靠性。

热氧化界面

热氧化设备-常规热氧化设备

特点：可同时氧化200片硅片，生产效率高，参数控制好。氢氧合成热氧化设备

安全措施：错误比例连锁保险和低温报警连锁保险装置； 空气中氢气含量4%-74.2%之间会发生爆炸。掺氯氧化设备

特点：氮气携带三氯乙烯进入反应室； 氮气作用：载流、提供压力； 氧化基本步骤

1.硅片送至炉管口，通氮气和少量氧气排杂 2.硅片送至恒温区，预热，控制升温速率5-30℃/min 3.通入大量氧气，开始氧化反应 4.按比例要求通入反应气体

5.停通其他气体、续通氧气，消耗残余反应气体 6.硅片拉至炉管口，降温处理，控制降温速率2-10℃/min 7.将处理好的硅片拉出炉管

其他生长方法

氧化和分解均可以获得二氧化硅，热分解含硅化合物也是形成二氧化硅的重要途径之一。

作用原理：以待加工硅片作为形成氧化膜层的淀积衬底，硅片本身不参与氧化膜形成。此外，陶瓷片、金属片等也可以作为衬底材料——低温”淀积” 淀积：

悬浮在液体或气体中的固态微粒发生连续沉降的现象。烷氧基硅烷热分解法

淀积得到的二氧化硅膜致密性不如热氧化生长的氧化膜，在淀积后应进行致密处理。操作注意事项：

1、确保系统密封性，不能漏气或堵塞；

2、源温和源流量须进行控制，d=kt；

3、源使用时间不宜太长，一旦变成黄色则不能使用；

4、硅片进炉后，应先抽真空，达到要求后方能通源；

断源后仍需抽气五分钟左右，才能排气；

硅烷热分解法

特点：气态副产物少，生长温度较低，氧化膜质量好 操作要点：

1、保证反应室整个淀积面积上的气流均匀，反应室和 横截面面积进行适当控制，对气体流量严格控制；

2、严格控制反应温度，以防发生爆炸；

3、注意使用安全，严格控制装置气密性，硅烷使用前进行

稀释（3%-5%）,如何稀释？  二氧化硅膜质量控制 二氧化硅膜质量要求：

宏观上：表面无斑点、裂纹、白雾、发花和针孔等现象；

微观上：厚度符合要求、均匀、结构致密，可移动钠离子含量低

二氧化硅质量检验

一、厚度测量 常用厚度测量方法：

比色法、腐蚀法、双光干涉法、电容电压法、椭圆偏振 光法等，不同测量方法的主要区别在于测量精度高低。厚度单位：埃

单位换算：毫米（mm)、微米（μm)、纳米（nm）、埃、微微米（pm)厚度测量-比色法

测量原理：不同厚度氧化膜在白光照射下会呈现出不同的干

涉颜色，利用金相显微镜观察并与标准比色样品进行对比，得出氧化膜厚度。

首先需预判氧化膜厚度范围，然 后对比标准比色样品得出厚度值。适 用于1000-7000埃之间的厚度，超过 7500埃则效果不明显。厚度测量-双光干涉法 测量原理：

利用光照射氧化硅台阶的不 同界面获得的干涉条纹数目 得到氧化层的厚度。作用过程：

1、制备氧化层台阶；

2、用可见光照射氧化物斜面；

3、依据显微镜下观测的干涉条纹数目计算二氧化硅厚度。厚度测量-双光干涉法 技术要点：

干涉条纹数目的确定； 氧化物斜面不能太窄；

干涉条纹应清晰可见；

局限性：不能测太薄的厚度（2000埃以上）；折射率确定? 厚度测量-椭圆偏振光法

作用原理：

光源发出的单色自然光，经过起偏器后，变成偏振光。转动起偏器可改变光速偏振方向，线偏振光经四分之一波片后变为椭圆偏振光，椭圆偏振光在待测样品表面反射后，光的偏振状态（偏振幅度和相位）发生变化，依据此变化可以测量样品的固有光学参数（折射率等）或样品膜厚度。偏振光与起偏器

光是一种电磁波，电磁波是横波。振动方向与波前进 方向构成的平面叫做振动面，光的振动面只限于某一固定 方向的，称为平面偏振光或线偏振光。

四分之一波片

一定厚度的双折射单晶薄片，当一束线偏振光垂直入射 到波片时，在波片中分解成沿原方向传播但振动方向互相 垂直的o光和e光。当光法向入射时，o光和e光之间相位差 等于π/2或其奇数倍，该晶片称为四分之一波片。椭圆偏振光

垂直于光传播方向的固定平面内, 光矢量的方向和大小都随时间

改变, 光矢量端点描出一个椭圆, 此偏振光称椭圆偏振光。用起 偏器获得线偏振光，当线偏振光垂直入射四分之一波片，且光 的偏振和晶片光轴面成θ角，出射后变成椭圆偏振光（θ=45 度时，为圆偏振光）。

二氧化硅膜缺陷检验

宏观缺陷：1.氧化层针孔-----氧化方法、硅片质量 2.表面氧化斑点----表面残留杂质：三个来源 3.氧化层厚度不均----原料不均、加热不均 微观缺陷：

1.钠离子沾污----主要来源于操作环境： 去离子水质量、石英管道、气体系统 所用化学试剂；

2.热氧化层错----层错核形成：固有点缺陷； 层错加剧：滑移与攀移； 与晶向有关； 热处理 热处理目的】

将材料放在一定的介质内进行加热、保温或冷却处理，通过改变材料表面或内部组织结构,来控制材料综合力学性能。金属材料主要热处理过程：

退火（软化）、正火（硬化）、淬火（钢化）、回火（韧化）等。

半导体材料主要热处理过程：

退火、硫化、熔流、固化等。退火处理 退火目的：

消除材料热加工过程中因缺陷而累积残余应力（内应力）。作用过程：将材料在适当温度下加热一段时间，利用热能进行部分晶格位置原子重排，降低缺陷密度。典型例子：离子注入 硅化反应 目的及原理：

作为集成电路引出线的铝、铜及其合金与硅界面极不稳定，常制备TiN扩散阻挡层阻挡两者间的原子扩散等界面反应，但TiN与硅接触导电性能差，因此增加一层导电性能好的 TiSi2，改善电极与硅的电接触性能。熔流及固化

在制备介质材料保护膜时，常采用硼磷硅玻璃（BPSG）。BPSG玻璃通常采用APCVD（常压化学气相淀积）或PECVD（等离子化学气相淀积）方法制得，淀积完成后的BPSG玻璃经加热熔融流动趋于平坦化、均匀化的过程称为熔流。

在较低温度下加热，使光刻胶中有机溶剂挥发的过程 称为固化。多用于多层金属薄膜间的绝缘介质层制备，常见 的应用是SoG（Spin on Glass)-旋涂玻璃膜。

快速热处理

1.快速热处理（Rapid Thermal Processing，RTP)是指将

硅晶片快速加热到设定温度，并进行短时间快速热量处理的 方法。

2.快速热处理可以满足需要短时间处理的工艺过程，适用 于使硅片的逐片加工、升降温速率极快和生产效率很高的场 合（自动化程度）。

它是应用新技术来改进各类型热处理过程的一种新型工艺。

第三篇：集成电路工艺个人总结

曹飞 个人版总结

引言

第一只晶体管 •第一只晶体管, AT&T Bell Lab, 1947 •第一片单晶锗, 1952 •第一片单晶硅, 1954(25mm，1英寸)•第一只集成电路（IC）, TI, 1958 •第一只IC商品, Fairchild, 1961 摩尔定律晶体管最小尺寸的极限 •价格保持不变的情况下晶体管数每12月翻一番，1980s后下降为每18月翻一番；

•最小特征尺寸每3年减小70% •价格每2年下降50%；

IC的极限

•硅原子直径: 2.35 Å；

•形成一个器件至少需要20个原子；

•估计晶体管最小尺寸极限大约为50 Å或0.005um，或5nm。

电子级多晶硅的纯度

一般要求含si>99.9999以上，提高纯度达到99.9999999—99.999999999%（9-11个9）。其导电性介于10-4-1010  /cm。电子级高纯多晶硅以9N以上为宜。

1980s以前半导体行业的模式

1980s以前：大多数半导体公司自己设计、制造和测试IC芯片，如 Intel，IBM

1990s以后半导体行业的模式

F&F模式，即Foundry(代工)+Fabless(无生产线芯片设计), 什么是Foundry

有晶圆生产线，但没有设计部门；接受客户订单，为客户制造芯片；

IC流程图:

接受设计订单→芯片设计→EDA编辑版图→将版图交给掩膜版制造商→制造晶圆→芯片测试→芯片封装

硅片制备与高温工艺单晶生长：直拉法 区熔法 高温工艺:氧化，扩散，退火。Si集成电路芯片元素组成



■半导体（衬底与有源区）：单晶Si ■杂质（N型和P型）：P(As)、B ■导体（电极及引线）：Al、Wu（Cu、Ti）、poly-Si ■绝缘体（栅介质、多层互连介质）：SiO2、Si3N4 硅的重要性 ■储量丰富，便宜；（27.6％）

■SiO2性质很稳定、良好介质，易于热氧化生长；

■较大的禁带宽度（1.12eV），较宽工作温度范围

硅提纯 I的工艺步骤、化学反应式及纯度

从石英砂到硅锭

■石英砂（SiO2)→冶金级硅(MGS)

■HCl与MGS粉反应形成TCS■（trichlorosilane：氯硅烷）■利用汽化和冷凝提纯TCS ■TCS与H2反应形成多晶硅(EGS)■熔融EGS和拉单晶硅锭 从硅锭到硅片

单晶硅锭→整型→切片→磨片倒角→刻蚀→抛光→清洗→检查→包装 化学反应式

硅提纯I

多晶硅淀积

直拉法的拉晶过程

拉晶过程

①熔硅②引晶（下种）③收颈④放肩

直拉法的拉晶过程中收颈的作用 目的：抑制位错从籽晶向晶体延伸

直拉法与区熔法的对比

直拉法，更为常用(占75％以上)⑴便宜⑵更大的圆片尺寸(300mm已生产)⑶剩余原材料可重复使用⑷位错密度：0～104cm2 区熔法

⑴高纯度的硅单晶(不使用坩锅)（电阻率2000Ω-mm）⑵成本高，可生产圆片尺寸较小(150mm)⑶主要用于功率器件⑷位错密度：103～105cm2 定位边或定位槽的作用 ①识别晶向、导电类型及划片方向 ②硅片（晶锭）机械加工定位的参考面；

③硅片装架的接触位置

外延的定义：外延、外延层、外延片、同质外延、异质外延

外延层：单晶衬底上单晶薄膜层 外延：同质外延和异质外延

同质外延：衬底与外延层为相同晶体，晶格完全匹配 异质外延：衬底与外延层为不同晶体，晶格不匹配

双极晶体管（电路）和CMOS器件（电路）中外延层的应用

双极晶体管（电路）中外延层的应用

高阻的外延层可提高集电结的击穿电压

■低阻的衬底（或埋层）可降低集电极的串联电阻

CMOS器件（电路）中外延层的应用

■ 减小pnpn寄生闸流管效应降低漏电流

Si外延的源材料

■Si源气体：SiH4(硅烷), SiH2Cl2(二氯硅烷)，SiHCl3(三氯硅烷), SiCl4(四氯硅烷)■ 掺杂剂 N型掺杂剂：PH3, AsH3 P型掺杂剂：B2H6 分子束外延（MBE）的特点 高温工艺设备小结

■高温工艺通常使用炉管反应室；

■反应炉通常由控制系统、气体输运系统、反应腔、装卸片系统和尾气处理系统构成

■立式炉管使用最广泛，因为其占地面积小、污染控制好、维护量小 ■温度控制的精确性和均匀性对于高温工艺的成功至关重要

氧化膜在IC中的应用 ■掺杂阻挡层■表面钝化(保护)■隔离层■栅氧化层■MOS电容的介质材料

各种氧化层在工艺中的应用、厚度及工艺 掺杂阻挡氧化层应用

■Much lower B and P diffusion rates in SiO2than that in S

■SiO2can be used as diffusion mask

表面钝化(保护)氧化层应用

■Pad Oxide衬垫（缓冲）氧化层, Screen Oxide屏蔽氧化层 Sacrificial Oxide牺牲氧化层, Barrier Oxide阻挡氧化层 ■Normally thin oxide layer(~150Å)to protect silicon defects from contamination and over-stress

器件隔离氧化层应用

■Electronic isolation of neighboring devices ■Blanket field oxide ■Local oxidation of silicon(LOCOS)■Thick oxide, usually 3,000 to 10,000 Å

栅氧化层应用

■Gate oxide: thinnest and most critical layer ■Capacitor dielectric

1号液和2号液的配方及作用 ■SC-1－NH4OH:H2O2:H2O with 1:1:5 to 1:2:7 ratio at 70 to 80℃to remove organic contaminants.(1号液)■SC-2--HCl:H2O2:H2Owith 1:1:6 to 1:2:8 ratio at 70 to 80 ℃to remove inorganic contaminates.(2号液)

颗粒、有机粘污、无机粘污及本征氧化层的清洗 Pre-oxidation（预氧化）Wafer Clean Organic（有机）Removal ■Strong oxidants remove organic residues ■H2SO4:H2O2or NH3OH:H2O2followed by DI H2O rinse.■ High pressure scrub or immersion in heated dunk tank followed by rinse, spin dry and/or dry bake(100 to 125 °C).Pre-oxidation Wafer Clean Inorganic（无机）Removal ■HCl:H2O ■Immersion(浸入)in dunk tank followed by rinse, spin dry and/or dry bake(100 to 125℃)Pre-oxidation Wafer Clean Native Oxide Removal（本征氧化层）

■HF:H2O ■Immersion(浸入)in dunk tank or single wafer vapor etcher followed by rinse, spin dry and/or dry bake(100 to 125℃)

SiO2生长的迪尔-格罗夫模型

干氧氧化和湿氧氧化的特点与应用 干（氧）氧化

■氧化剂：干燥的O2■Si+O2→SiO2■O来源于提供的氧气；Si来源于衬底硅圆片■O2通过表面已有的氧化层向内扩散并与Si反应生长SiO2■氧化膜越厚，生长速率越低■干氧化速率最低

湿（氧）氧化

■氧化剂：O2携带H2O■Si+O2→SiO2■Si+ 2H2O →SiO2+ 2H2 ■湿氧化的生长速率介于水汽氧化与干氧化之间■实际氧化工艺：干氧+湿氧+干氧

氧化工艺应用 干氧化，薄氧化层（<1000A）

－■MOS栅氧化层（30～120A）-■衬垫氧化层（100～200A），--■屏蔽氧化层（～200A），■牺牲氧化层（<1000A），等等

湿氧化，厚氧化层

■场氧化层（3000～5000A）■扩散掩膜氧化层（400～1200A）

掺氯氧化的作用

■Cl 可以减少氧化层中的可动离子（如Na+）■MOS栅极氧化中广泛采用 ■氧化速率提高（1～5）％

影响氧化速率的因素

■温度■湿氧化或干氧化■厚度■压力■硅片晶向(<100>或<111>)■硅中杂质

氧化速率与温度

■氧化速率对温度很敏感，指数规律■温度升高会引起更大的氧化速率升高

氧化速率与圆片晶向

■<111>表面的氧化速率高于<100>表面■原因：<111>表面的Si原子密度高

氧化速率与杂质浓度

■掺杂浓度越高，氧化层生长速率越高

Si-SiO2界面特性替位式扩散、间隙式扩散、扩散系数

在Si-SiO2界面有四种不同类型的电荷：（1）可动离子电荷（2）氧化层固定电荷（3）界面陷阱电荷（4）氧化层陷阱电荷

杂质再硅晶体中的主要扩散机构有：间隙式扩散、替位式扩散。替位式扩散：杂质从一个晶格位置运动到另一个晶格位置上称为替位式扩散

间隙式扩散：杂质从一个间隙位置到另一个间隙位置上的运动称为间隙式扩散

两步扩散工艺

两步法扩散分预淀积和再分布两步进行，第一步称为预扩散或预淀积，在较低的温度下，采用恒定表面浓度扩散方式在硅片便面扩散一薄层杂质原子，目的在于确定进入硅片的杂质总量。第二步称为主扩散或再分布或推进扩散，在较高的温度下，采用很定杂质总量扩散方式，让淀积在表面的杂质继续往硅片中扩散，目的在于控制扩散深度和表面浓度。

扩散的局限性与应用

扩散技术的主要缺陷

■扩散是各向同性的，掩膜下方也会有杂质横向扩散 ■不能独立控制结深和掺杂浓度 扩散应用

■主要用在阱注入后的推进工艺

离子注入后为什么要退火 ■高能离子损伤晶体结构■非晶硅有很高的电阻率

■需要外部能量如热使其恢复单晶结构■只有在单晶结构中杂质才能被激活

RTP（快速热退火）的优点 ■快速升温(75 to 150 °C/sec)■更高温度(up to 1200 °C)■过程快速■使杂质扩散最小化■热预算的更好控制（节约能源）■更好的圆片间均匀性控制 薄膜淀积

真空蒸发法蒸发源加热方式

■电阻加热■电子束加热■激光加热■高频感应加热

溅射的工作原理与特点

原理；具有一定能量的入射离子对固体表面轰击时，入射离子与固体表面原子碰撞发生能量和动量的转移，将固体表面的原子溅射出来 直流溅射特点：只适于金属靶材。磁控溅射特点：淀积速率最高。

RF溅射特点：适于各种金属与非金属靶材。

PVD 与 CVD对比 ■CVD：衬底表面发生化学反应 ■PVD：衬底表面不发生化学反应

■CVD: 更好的台阶覆盖性(50% to ~100%)和空隙填充能力 ■PVD: 台阶覆盖性差(~ 15%)和空隙填充能力差 ■PVD 源: 固态材料 ■CVD 源: 气体或蒸汽

CVD氧化硅与热生长氧化硅对比 ■热生长氧化硅

•O来源于气源，Si来源于衬底•氧化物生长消耗硅衬底•高质量 ■CVD 氧化硅

•O和Si都来自气态源•淀积在衬底表面•生长温度低（如PECVD）•生长速率高

CVD介质薄膜的应用 ■浅槽隔离(STI):undopedsilicon dioxide glass, USG■侧墙隔离：USG ■金属前介质(PMD）：PSG or BPSG■金属层间介质(IMD/ILD）：USG or FSG■钝化介质(PD）：Oxide/Nitride CVD的基本过程

① 传输②吸附③化学反应④淀积⑤脱吸⑥逸出

CVD生长的两种极限：表面反应控制与质量输运（传输）控制

表面反应控制型

■化学反应速率不能满足反应剂扩散和吸附的速率，反应剂堆积在衬底表面等待反应；■淀积速率＝反应速率■淀积速率对温度很敏感 质量输运控制型

■表面化学反应速率足够高，当反应剂被吸附在衬底表面时会立即反应■淀积速率＝D dn/dx■淀积速率对温度不敏感■淀积速率主要受到气体流速的控制

CVD 的三种类型及各自的应用

■APCVD 常压化学气相淀积■LPCVD 低压化学气相淀积 ■PECVD 等离子体增强化学气相淀积

CVD淀积速率G与温度T的关系

■低温下，hg>>ks，反应控制过程，故G与T呈指数关系； ■高温下，hg<

离子注入

离子注入与热扩散的对比

离子注入的两种阻挡机制

核碰撞和电子碰撞

避免沟道效应的方法 ■倾斜硅片, 7°最常用■屏蔽氧化层（无定形）■注入前预先无定型处理

离子注入机的原理

离子注入工艺的应用及技术趋势

离子注入工艺

■CMOS工艺应用■CMOS离子注入的工艺要求■离子注入工艺的评价。

技术趋势

■超浅结(USJ)■绝缘体上硅(SOI)■等离子体沉浸离子注入(PIII)SOI的优势

■芯片速度更快，耗电更少■电路密度提高 ■SOI尤其在RF与SoC方面表现出色

SOI圆片的制造：智能剥离与注氧隔离 离子注入特点：

⑴注入温度低⑵掺杂数目受控⑶横向扩散小⑷不受固溶度限制⑸注入深度随离子能量增加而增加⑹适合化合物掺杂 光刻与刻蚀工艺（曝光、刻蚀）

光刻的需要及光刻三要素

■高分辨率■光刻胶高光敏性■精确对准

正胶与负胶的比较

光刻工艺的10个步骤（1）硅片清洗（2）预烘和底膜涂覆（3）涂光刻胶（4）前烘（5）对准（6）曝光（7）后烘（8）显影（9）坚膜（10）图形检测

前烘、后烘及坚膜工艺目的（作用）的比较 前烘作用: 促进胶膜内溶剂充分挥发，使胶膜干燥；

增加胶膜与SiO2（Al膜等）的粘附性及耐磨性

后烘作用：平衡驻波效应，提高分辨率。坚膜的作用

■蒸发PR中所有有机溶剂■提高刻蚀和注入的抵抗力■提高光刻胶和表面的黏附性■聚合和使得PR更加稳定■PR流动填充针孔 4种曝光机

■接触式曝光机■接近式曝光机■投影式曝光机■步进式曝光机

分辨率与波长及NA的关系（最小线宽）R由曝光系统的光波长λ和数值孔径NA决定，R=K1λ/NA

K1为系统常数, λ光波长, NA = 2r0/D； ■NA: 凸镜收集衍射光的能力

如何提高分辨率？ ■提高NA

更大的凸镜, 可能很昂贵而不实际 减小DOF（焦深），会引起制造困难 ■减小光波长 开发新光源, PR和设备

波长减小的极限：UV到DUV, 到EUV, 到X-Ray ■减小K1 相移掩膜

移相掩模的原理与应用 移相掩模是一种双层设计结构,通过利用干涉技术抵消某些衍射效应,可使光刻分辨率的改进达到25%～100% 两种紫外线和三种深紫外线的名称、波长及对应的最小特征尺寸 ■汞灯i-line, 365 nm：–常用在0.35 μm光刻

■DUV KrF受激准分子激光器, 248 nm：应用0.25 μm, 0.18 μm and 0.13 μm光刻 ■ArF受激准分子激光器,193 nm：–应用: < 0.13 μm

■F2受激准分子激光器：157 nm：–仍处于研发阶段, < 0.10 μm应用

■157 nm F2激光器光刻

：使用相移掩膜, 即使0.035 μm 都是可以的

下一代光刻

■超紫外■X射线■电子束

干法刻蚀与湿法刻蚀的对比 湿法刻蚀的优点

■高选择性■设备成本较低■批处理, 高产量

湿法刻蚀的缺点

■各向同性■不能刻蚀3μm以下图形■化学品使用量高■化学品危险

干法刻蚀优点：

■各向异性腐蚀强；■分辨率高；■刻蚀3μm以下线条

湿法刻蚀SiO2、Si、Poly-Si及Si3N4的配方及反应式

湿法刻蚀SiO2 常用配方(KPR胶）：HF: NH4F: H2O=3ml:6g:10ml

(HF溶液浓度为48％)SiO2+ 6HF →H2SiF6 + 2H2O

湿法刻蚀Si、Poly-Si HNO3-HF-H2O(HAC)混合液

湿法刻蚀Silicon Nitride

热(150 to 200 °C)磷酸H3PO4溶液

干法刻蚀的原理与种类

① 等离子体刻蚀：化学性刻蚀②溅射刻蚀：纯物理刻蚀③反应离子刻蚀（RIE）：结合①、②

干法刻蚀SiO2、Si、Poly-Si及Si3N4的腐蚀剂

刻蚀气体：CF4、BCl3、CCl4、CHCl3、SF6

金属化与多层互连

金属化的应用、三种最常用的金属及三种不同的金属化方法

应用

■栅电极材料■金半接触电极材料■互连材料

常用的金属性材料

■掺杂的poly-Si■金属硅化物■金属合金 金属化方法

多晶硅－重掺杂，LPCVD淀积 金属硅化物-淀积 合金=淀积（PVD,CVD）集成电路对金属化的基本要求

1.形成低阻欧姆接触；2.提供低阻互连线；3.抗电迁移；4.良好的附着性；5.耐腐蚀；6.易于淀积和刻蚀；7.易键合；8.层与层之间绝缘要好

90年代CMOS标准金属化：栅材料，接触孔（通孔）填充材料，阻挡层（势垒层）、黏附层、焊接层、及防反射层材料，互连材料，金半接触电极材料及工艺

Al-Si接触的尖楔现象、影响及抑制 Al/Si接触的尖楔现象：Si在Al中的溶解度及快速扩散 影响：PN结穿刺 –Al刺穿过掺杂PN结，使源/漏与衬底短路 抑制：400 ℃热退火在Si-Al界面形成Si-Al合金

Al的电迁移现象、影响及抑制 电迁移：大电流密度下发生质量（离子/晶粒）输运 现象：在阳极端堆积形成小丘或须晶，造成电极间短路；

在阴极端形成空洞，导致电极开路

影响；

■电迁移使金属线变窄变薄■残留引线中电流密度更高■电迁移影响IC的可靠性

电迁移抑制

■少量铜与铝形成的合金将大大提供Al对电迁移的抵抗，铜作为Al晶粒间的粘合剂，防止Al晶粒因电子轰击而迁移 ■Al-Cu(0.5%)最常用■使用Al-Si-Cu 合金

TiN的作用 TiN：阻挡层，防止W扩散

TiN：粘合层，帮助W与SiO2表面粘合在一起

TiN：防反射涂层ARC（Anti-reflection coating），防止反射提高光刻分辨率

Cu淀积的大马士革镶嵌工艺

① 在低K介质层上刻蚀出Cu互连线用的沟槽； ② ②CVD淀积一层薄的金属势垒层：防止Cu的扩散 ③ ③溅射淀积Cu的籽晶层：电镀或化学镀Cu需要 ④ ④沟槽和通孔淀积Cu：电镀或化学镀； ⑤400℃下退火； ⑤ Cu的CMP。

工艺集成

MOS IC与双极IC的隔离

MOS集成电路的隔离：LOCOS隔离工艺；侧墙掩蔽的隔离工艺；浅槽隔离等.双极集成电路的隔离：pn结隔离工艺；深槽隔离工艺.防止寄生场效应晶体管开启及提高寄生晶体管阈值电压的工艺方法 防止寄生场效应晶体管开启的方法

提高寄生场效应晶体管的阈值电压使寄生场效应晶体管的阈值电压高于集成电路的工作电压

4．提高寄生晶体管阈值电压的方法

1）、增加场区SiO2的厚度；（但是过厚的氧化层将产生过高的台阶，从而引起台阶覆盖的问题）

2）、增大氧化层下沟道的掺杂浓度，即形成沟道阻挡层

局部氧化（LOCOS）、侧墙掩蔽的隔离（SWAMI）及浅槽隔离（STI，Shallow Trench Isolation）工艺的特点、工艺流程及示意图 局部氧化工艺

优点：

1.可以减小表面的台阶高度；2.和高浓度杂质注入是一次光刻完成的 缺点：

1、鸟嘴侵蚀有源区；

2、不利于后序工艺中的平坦化；

3、杂质重新分布。

P阱、N阱工艺特点

P阱工艺：易实现nMOS和pMOS的性能匹配，适于静态逻辑电路 n阱工艺：易获得高性能的nMOS，适于微处理器、DRAM 熟悉双阱CMOS IC工艺流程 1）硅片准备2）阱的制备3）场区隔离：4）CMOS器件形成5）多层金属互联6）后部封装工艺

熟悉标准埋层双极集成电路工艺流程 标准埋层双极集成电路工艺流程

1）、衬底准备2）、埋层的制备3）、外延层生长4）、隔离区的形成（第二次光刻）5）、收集极接触的制备（第三次光刻）6）、基区的形成（第四次光刻）7）、发射区的形成（第五次光刻）8）、金属接触和互联（第六、七次光刻）9）、后续封装工艺

CMOS工艺流程

了解1960s、1970s和1980s集成电路工艺的特点

熟悉1990sCMOS工艺的特点：特征尺寸、衬底、隔离、光刻、刻蚀、退火、W塞及平整化 1990’s CMOS Technology Photolithography – G-line, I-line(365 nm), and DUV 248 nm – Positive photoresist – Steppers replaced projection printer – Track-stepper integrated systems • Plasma etches for patterned etch • Wet etches for blanket film stripping • Vertical furnaces

– smaller footprints, better contamination control.• RTP systems

– post-implantation annealing – silicide formation, – faster, better process and thermal budget control.• DC magnetron sputtering replaced evaporation • Multi-layer metal interconnection • W CVD and CMP(or etch back)to form plugs • Ti and TiN barrier/adhesion layer for W • Ti welding layer for Al-Cu to reduce contact resistance • TiN ARC • BPSG was popularly used as PMD.• DCVD: PE-TEOS and O3-TEOS – STI, sidewall spacer, PMD, and IMD • DCVD: PE-silane – PMD barrier nitride, dielectric ARC, and PD nitride • Tungsten CMP to form plug

• Dielectric CMP for planarization • Cluster tools became very popular • Single wafer processing systems improve wafer-to-wafer uniformity control • Batch systems is still commonly employed in many non-critical processes for their high throughput.

第四篇：常用各种集成电路简介

电子基础知识：常用各种集成电路简介

新闻摘要:第一节三端稳压ic电子产品中常见到的三端稳压集成电路有正电压输出的78××系列和负电压输出的79××系列。故名思义，三端IC是指这种稳压用的集成电路只有三条引脚输出，分别是输入端、接地端和输出端。用78/79系列三端稳压IC来组成稳压电源所需的外围元件极少，电路内部还有过流、过热及调整管的保护电路，使用起来可靠、方便。

第一节三端稳压ic

电子产品中常见到的三端稳压集成电路有正电压输出的78××系列和负电压输出的79××系列。故名思义，三端IC指种稳压用的集成电路只有三条引脚输出，分别是输入端、接地端和输出端。它的样子象是普通的三极管，TO-220的标准封装，也有9013样子的TO-92封装。

用78/79系列三端稳压IC来组成稳压电源所需的外围元件极少，电路内部还有过流、过热及调整管的保护电路，使用起来可靠、方便，而且价格便宜。该系列集成稳压IC型号中的78或79后面的数字代表该三端集成稳压电路的输出电压，如7806表示输出电压为正6V，7909表示输出电压为负9V。

78/79系列三端稳压IC有很多电子厂家生产，80年代就有了，通常前缀为生产厂家的代号，如TA7805是东芝的产品，AN7909是松下的产品。

有时在数字78或79后面还有一个M或L，如78M12或79L24，用来区别输出电流和封装形式等，其中78L调系列的最大输出电流为100mA，78M系列最大输出电流为1A，78系列最大输出电流为1．5A。它的封装也有多种，详见图。塑料封装的稳压电路具有安装容易、价格低廉等优点，因此用得比较多。79系列除了输出电压为负。引出脚排列不同以外，命名方法、外形等均与78系列的相同。

因为三端固定集成稳压电路的使用方便，电子制作中经常采用，可以用来改装分立元件的稳压电源，也经常用作电子设备的工作电源。

注意三端集成稳压电路的输入、输出和接地端绝不能接错，不然容易烧坏。一般三端集成稳压电路的最小输入、输出电压差约为2V，否则不能输出稳定的电压，一般应使电压差保持在4-5V，即经变压器变压，二极管整流，电容器滤波后的电压应比稳压值高一些。

在实际应用中，应在三端集成稳压电路上安装足够大的散热器（当然小功率的条件下不用）。当稳压管温度过高时，稳压性能将变差，甚至损坏。

当制作中需要一个能输出1．5A以上电流的稳压电源，通常采用几块三端稳压电路并联起来，使其最大输出电流为N个1．5A，但应用时需注意：并联使用的集成稳压电路应采用同一厂家、同一批号的产品，以保证数的一致。另外在输出电流上留有一定的余量，以避免个别集成稳压电路失效时导致其他电路的连锁烧毁。

第二节语音集成电路

电子制作中经常用到音乐集成电路和语言集成电路，一般称为语言片和音乐片。它们一般都是软包封，即芯片直接用黑胶封装在一小块电路板上。语音ic一般还需要少量外围元件才能工作，它们可直接焊到这块电路板上。

别看语音IC应用电路很简单，但是它确确实实是一片含有成千上万个晶体管芯的集成电路。其内部含有振荡器、节拍器、音色发生器、ROM、地址计算器和控制输出电路等。音乐片内可存储一首或多首世界名曲，价格很便宜，几角钱一片。音乐门铃都是用这种音乐片装的，其实成本很低。

不同的语言片内存储了各种动物的叫声，简短语言等，价格要比音乐片贵些。但因为有趣，其应用越来越多。会说话的计算器、倒车告警器、报时钟表等。语音电路尽管品种不少，但不能根据用户随时的要求发出声音，因为商品化的语音产品采用掩膜工艺，发声的语音是做死的，使成本得到了控制。

一般语音集成电路的生产厂家都可以特别定制语音的内容，但因为要掩模，要求数量千片以上。近年来出现的OTP语音电路解决了这一问题。OTP就是一次性可编程的意思，就是厂家生产出来的芯片，里面是空的，内容由用户写入（需开发设备），一旦固化好，再也不能擦除，信息也就不会丢失。它的出现为开发员试制样机提供了方便，特别适合于小批量生产。

业余制作采用可录放的语言电路是十分方便的，UM5506、ISD1400、ISD2500等，外围元件极少。bitbaby第一次知道可录放语音集成电路，是在九几年的无线电杂志上，记得那时是UM5101和T6668，都是用41256等DRAM的。那时多想有那么一套，不用磁带就可以录音的怪物，还能在放音时随意变调呢。早期的数码留言机也用它们，由于使用DRAM，如果没有后备电池，一旦断电后，所有的信息都会丢失。

现在采用EEPROM的语音电路大大方便了电子爱好者，它随录随放，不怕掉电，使用方便，外围元件少。只是价格较贵些，每秒钟成本约1元人民币。这类语音录放集成电路首推（美）ISD公司的ISD系列。国内、台湾都有厂家生产兼容的芯片及软包封的芯片、模块，但从结构来看，猜想来自于ISD。

第三节数字集成电路

数字集成电路产品的种类很多种。数字集成电路构成了各种逻辑电路，如各种门电路、编译码器、触发器、计数器、寄存器等。它们广泛地应用在生活中的方方面面，小至电子表，大至计算机，都是有数字集成电路构成的。

结构上，可分成TTL型和CMOS型两类。74LS/HC等系列是最常见的TTL电路，它们使用5V的电压，逻辑“0”输出电压为小于等于0.2V，逻辑“1”输出电压约为3V。CMOS数字集成电路的工作电压范围宽，静态功耗低，抗干扰能力强，更具优点。数字集成电路有个特点，就是它们的供电引脚，如16脚的集成电路，其第8脚是电源负极，16脚是电源正极；14脚的，它的第7脚是电源的正极。

通常CMOS集成电路工作电压范围为3-18V，所以不必像TTL集成电路那样，要用正正好好的5V电压。CMOS集成电路的输入阻抗很高，这意味着驱动CMOS集成电路时，所消耗的驱动功率几乎可以不计。同时CMOS集成电路的耗电也非常的省，用CMOS集成电路制作的电子产品，通常都可以用干电池供电。

CMOS集成电路的输出电流不是很大，大概为10mA左右，但是在一般的电子制作中，驱动一个LED发光二极管还是没有问题的。

此外，CMOS集成电路的抗干扰能力也较强，即行话所说的噪声容限较大，且电源电压越高，抗干扰能力越强。

电子制作中常用的数字集成电路有4001、4011、4013、4017、4040、4052、4060、4066等型号，建议多买些备用。市场上的数字集成电路进口的较多，产品型号的前缀代表生产公司，常见的有MC1XXXX（摩托罗拉）、CDXXXX（美国无线电RCA）、HEFXXXX（飞利普）、TCXXXX（东芝）、HCXXXX（日立）等。一般来说，只要型号相同，不同公司的产品可以互换。这里有一张表，是关于集成电路前缀及其生产公司的。

需要注意的是，CMOS集成电路容易被静电击穿，因此需要妥善保存。一般要放在防静电原包装条中，或用锡箔纸包好。另外焊接的时候，要用接地良好的电烙铁焊，或者索性拔掉插头，利用余热焊接。不过说实话，现在的CMOS集成电路因为改进了生产工艺，防静电能力都有很大提高，不少人都不太注意为CMOS集成电路防静电，IC却也活着。

第四节 模拟集成电

模拟集成电路被广泛地应用在各种视听设备中。收录机、电视机、音响设备等，即使冠上了“数码设备”的好名声，却也离不开模拟集成电路。

实际上，模拟集成电路在应用上比数字集成电路复杂些。每个数字集成电路只要元器件良好，一般都能按预定的功能工作，即使电路工作不正常，检修起来也比较方便，1是1，0是0，不含糊。模拟集成电路就不一样了，一般需要一定数量的外围元件配合它工作。那么，既然是“集成电路”，为什么不把外围元件都做进去呢？这是因为集成电路制作工艺上的限制，也是为了让集成电路更多地适应于不同的应用电路。

对于模拟集成电路的参数、在线各管脚电压，家电维修人员是很关注的，它们就是凭借这些判断故障的。对业余电子爱好者来说，只要掌握常用的集成电路是做什么用的就行了，要用时去查找相关的资料。

许多电子爱好者都是从装收音机、音响放大器开始的，用集成电路装，确实是一种乐趣。相信大家对这两者也都感兴趣。装的收音机有两种，一是AM中波的，通常用CIC7642、TA7641集成块装。另一种是FM调频的，通常要求具有一定的水平，用TDA7010、TDA7021、TDA7088，CXA1019（CXA1191）、CXA1238等。这些集成块也是收音机商所采用的经典IC。

CIC7642外形象一个9013，仅三个引脚，工作于1.5V下，其内部集成了多个三极管，用于组装直放式收音机，而且极易成功，因此许多电子入门套件少不了它。其兼容型号为MK484、YS414，许多进口的微型收音机、电子表收音机都用。

TA7641P装出来的收音机为超外差式，性能要好，但是因为有中周，制作调试都有点复杂，如果能买到套件组装，那也不算麻烦（照着指示把元件焊到电路板上就行啦：－〕。

TDA7000系列是飞利普公司的产品，有bitbaby没见过的TDA7000，以及TDA7010T，TDA7021T，TDA7088T，后三者有个后缀T，表示是微型贴片封装的。

bitbaby也没见过标准DIP（双列直插塑封）封装的，所以尽管它们的应用电路简单，做起来可麻烦，整个集成电路和一粒赤豆差不多大。（下面有图）TDA7088T是可以用变容管和电位器实现电调谐的。

CXA1019是索尼公司生产的，CXA1191是它的改进型号，它们被称为单片AM/FM收音集成电路，因为一片IC包含了从高频放大、本振到中频放大、低频（音频）放大的所有功能。CXA1238是AM/FM立体声收音集成电路，它不包括音频放大器，但有立体声解码功能，通常用于WALKMAN收放机等。

这里有个知识，就是CXA的收音IC同一型号有三种不同的大小（即后缀M型为贴片封装，S型为小型封装，P型为DIP封装）。

音响功放电路也是电子爱好者们津津乐道的话题。通过亲手制作，不但深入了解了原理，更是具有意义。bitbaby并不是发烧友（也烧不起），对吹毛求疵的“金耳朵”更是持有怀疑态度。请各位新手不要误入歧途。做一套实用的音响才是聪明之举，不要相信什么“把XXXXIC换成运放之皇NE5532后效果立竿见影”。

Bitbaby帮别人装过许多功放，也有不少经验。有的虽然只是用收录机用的功放集成块，但因为用了较大功率的电位器、较大容量的滤波电容、较大口径的扬声器，效果还是比收录机好。

TA7240P是收录机中常用的功放ic，双声道，各5.8W，12V左右供电，音质一般般。

TDA1521是高保真功放IC，功率较大，音质较好，上点档次的电脑有源音箱也都用该集成块。

LM1875（TDA2003、TDA2030、TDA2030A）等应用电路差不多，功率不同，TDA2030A是TDA2030的改进型，功率稍大。这些集成块应用也很多，但假货也多，有的假货是用廉价IC打磨过的，有的则是粗制滥造。

傻瓜功放是一种厚膜集成电路，其实不过是把各分立元件封装在一起，只有输入引脚用来接音源，输出引脚接音箱，以及电源引脚，方便了使用。

此外，还有TDA2822、LM386等的小功率音频放大器，在电池供电的产品中作功放。用它们也可做有源音箱，廉价的有源音箱就用它们。

第五篇：集成电路实验报告

集成电路实验报告

班级：

姓名：

学号：

指导老师：

实验一：反相器的设计及反相器环的分析

一、实验目的

1、学习及掌握cadence图形输入及仿真方法；

2、掌握基本反相器的原理与设计方法；

3、掌握反相器电压传输特性曲线VTC的测试方法；

4、分析电压传输特性曲线，确定五个关键电压 VOH、VOL、VIH、VIL、VTH。

二、实验内容

本次实验主要是利用 cadence 软件来设计一基本反相器(inverter)，并利用 仿真工具 Analog Artist(Spectre)来测试反相器的电压传输特性曲线(VTC，Voltage transfer characteristic curves)，并分析其五个关键电压:输出高电平VOH、输出低电平VOL、输入高电平VIH、输入低电平VIL、阈值电压 VTH。

三、实验步骤

1.在cadence环境中绘制的反相器原理图如图所示。

2.在Analog Environment中，对反相器进行瞬态分析(tran)，仿真时间设置为4ns。其输入输出波形如图所示。

分开查看：

分析：反相器的输出波形在由低跳变到高和由高跳变到底时都会出现尖脉冲，而不是直接跳变。其主要原因是由于MOS管栅极和漏极上存在覆盖电容，在输出信号变化时，由于电容储存的电荷不能发生突变，所以在信号跳变时覆盖电容仍会发生充放电现象，进而产生了如图所示的尖脉冲。

3.测试反相器的电压传输特性曲线，采用的是直流分析(DC),我们把输入信号修改为5V直流电源，如图所示。

4.然后对该直流电源从0V到5V进行线性扫描,进而得到电压传输特性曲线如图所示。

5.为反相器创建symbol，并调用连成反相器环，如图。

6.测量延时，对环形振荡器进行瞬态分析，仿真时间为4ns，bcd节点的输出波形如图所示。

7.测量上升延时和下降延时。(1)测量上升延时：可以利用计算器(calculator)delay函数来计算信号c与信号b间的上升延时和下降延时如图所示。所以上升延时tpLH=91.933ps

(2)测量下降延时：同样方法可以测得信号c与信号b间的下降延时如图所示。所以下降延时为tpHL=124.8ps

8.测量上升时间。可利用计算器中的risetime函数来计算信号c的上升时间，如图所示。所以，信号c的上升时间156.2689ps

实验二：反相器优化及反相器链分析

一、实验目的

1、学习及掌握cadence图形输入及仿真方法；

2、掌握生成symbol的两种方法；

3、利用基本反相器设计反相器环，并分析其延时；

4、掌握使用计算器(Calculator)以及直接测量上升、下降延时的方法。

二、实验内容

本实验主要利用cadence软件来设计一由反相器环(奇数个)构成的环形振荡器，并利用计算器(Calculator)来分析环形振荡器的延时。

三、实验步骤

1、绘制反相器链

绘制的反相器链如图所示，各反相器的MOS管尺寸如下：栅长length设置为变量len，而宽度设置为：

invX1：a*Wid for PMOS,Wid for NMOS invX4：a*b*Wid for PMOS,b*Wid for NMOS invX16：a*b*bWid for PMOS,b*b*Wid for NMOS invX64：a*c*Wid for PMOS,c*Wid for NMOS

2、瞬态分析

进入Analog Environment中，进行瞬态分析之前必须得设置好参量。其中，a=2,b=4,c=64,Len=600n,Wid=1.5u。也就是说，反相器是二比一的反相器，并且每一级按放大倍数为4的比例放大，所有MOS管的栅长为600n，而最小MOS管的宽为2*1.5u。所以，原理图中所有MOS管的尺寸都已经确定下来。

进行瞬态分析，仿真时间为8ns，输出波形如图所示：

3、测量IN3与IN2间的延时

(1)测量上升延时：可以利用计算器(calculator)delay函数来计算信号IN3与信号IN2间的上升延时和下降延时。

同理，测量出IN3与IN2间下降延时如图所示。

4、测量IN2与OUT间的延时。

5、确定最优的PMOS/NMOS宽度之比a。使用变量仿真，通过改变PMOS/NMOS宽度之比a的值，来确定最快的情况。a由1->3变化，步进为0.2，输出IN2与OUT的波形如图所示：

由上图可以看出，当a由1->3变化时，IN2与OUT间的延时相当接近，所以我们可以认为静态CMOS属于无比逻辑。我们放大HL部分如图所示。我们可以发现最快的情况是当a=1时，此时PMOS与NMOS尺寸相同。

另外，我们可以放大LH部分如图所示。由图可知，选择a=1.5，更接近最优的上升延时。

6、确定最优的放大倍数b 同样，在这里我们使用变量仿真，通过b的值，来确定最快的情况。b由3->8变化，步进为1，输出IN2与OUT的波形如图所示，IN2与OUT间的延时也相当接近。

(1)放大LH部分如图所示。由图可以看出当b=4时，最小的上升延时为670ps

同样，可以利用计算器中的delay函数来确定变量b与延时的关系，输出图形如图所示。由图可以看出，当b=4.0时，最小的上升延时为645ps。

(2)放大HL部分如图所示。由图可以看出当b=4时，最小的下降延时为510ps

同样，可以利用计算器中的delay函数来确定变量b与延时的关系，输出图形如图所示。由图可以看出，当b=3.98时，最小的下降延时为645ps。

所以，由上分析可知，b=4时延时最小。

实验三：版图的绘制

一、实验目的

1、学习及掌握cadence图形输入及仿真方法；

2、利用反相器设计反相器链，并对其进行尺寸的优化；

3、学会反相器优化的基本方法；

4、进一步掌握上升延时、下降延时的测量方法。

二、实验内容

主要内容是为反相器设计版图。

三、实验步骤

1、反相器版图绘制

(1)绘制n有源区，如图所示。其尺寸为5×13，即NMOS的宽为1.5um。

(2)绘制NMOS栅极，如图所示，NMOS管的长为600nm。(2)在有源区中放置两个接触，如图所示，其尺寸为2×2。该接触的主要作用是为了使栅极与金属一层接触良好。

(2)在n有源区旁边绘制一个衬底接触，并添加p选择框和n选择框，如图所示。该衬底接触的主要作用是保证GND与栅极良好接触。这样，NMOS管就基本绘制完成。

(3)用同样的方法绘制PMOS管，如图所示。其中PMOS管的宽为3um，长为600nm。PMOS旁边也为衬底接触，该衬底接触的主要作用是保证VDD与栅极良好接触。

(4)绘制N阱，由于NMOS建立在P型衬底上，为了在同一块晶片上建立PMOS管，则必须对其掺杂，建立一N型区，然后再在该N型区中建立PMOS管。如图所示。

(7)在有源区上绘制金属，并绘制连线。其中为了在金属一层中添加输入引脚，所以在由金属一层到栅极之间要加一“过孔”。最后再绘制GND以及VDD就完成了反相器的版图绘制。完成后的反相器版图如图所示。

实验四：版图后仿真

一、实验目的

1、掌握版图提取(layout extraction)的方法；

2、掌握版图与线路图対查比较方法(LVS)；

3、掌握后模拟仿真(post layout simulation)的基本方法；

4、掌握版图仿真的方法，以及与原理图仿真的比较方法。

二、实验内容

提取出反相器的版图，并用LVS工具验证版图与原理图是否一致，最后提取出版图中的寄生参数进行仿真，并与原理图仿真进行比较。

三、实验步骤

1、为了进行版图提取，还要给版图文件标上端口即添加输入(IN)输出(OUT)引脚以及电源(vdd!、gnd!)引脚，这是LVS的一个比较的开始点。版图上pin脚的目的是为了让版图提取工具可以识别I/O信号的位置，在完成后的版图上加pin脚，为后续的器件提取做好准备。填上端口的名称（Terminal Names 和Schematic中的名字一样）、模式（Mode，一般选rectangle）、输入输出类型（I/O Type）等。至于Create Label属于可选择项，选上后，端口的名称可以在版图中显示。如图所示。

2、版图提取

在版图编辑环境下选择Verify –extractor，然后在弹出的对话框中选择寄生电容提取Extract_parasitic_caps。填好提取文件库和文件名后，单击OK就可以了。然后打开Library Manager，在库myLib下nmos单元中增加了一个文件类型叫extracted的文件，可以用打开版图文件同样的方式打开它。如图就是提取出来的版图，可以看到提取出来的器件和端口，要看连接关系的话，可以选择erify-probe菜单，在弹出窗口中选择查看连接关系。如下图所示，可以很清楚的看到提取版图中的寄生电容。

3、版图与线路图对查比较(LVS,Layout Versus Schematic)从图中可以看出，原理图与版图中的网表完全匹配(The net-lists match.)，说明原理图网表与版图网表是完全一致的。同时，还可以看出版图中有4个节点，4个端口，1个PMOS和1个NMOS；相似的，原理图中也有4个节点，4个端口，1个PMOS和1个NMOS。

也可以点击Netlist来查看原理图和版图的网表。如图所示，左图为由原理图产生的网表，右图为由版图产生的网表。

4、后模拟(Post Layout Simulation)在后模拟之前首先应建立analog_extracted view，在LVS窗口中点击Build Analog即可。然后创建一个名为testbench的原理图来进行后模拟。testbench的原理图如图所示。

进行analog_extracted view(带有寄生参数的仿真)，仿真输出结果如图所示。

5、同时仿真Schematic View和Extracted View(1)配置config view

(2)同时进行版图仿真和原理图仿真，在Analog Environment环境中，Setup->Design选择所要模拟的线路图testbench，view name选择config，然后按以前的方法进行仿真，仿真输入输出结果如图所示。

实验五：期中测试

一、实验目的

1、复习根据版图绘制原理图，并验证版图与原理图是否一致的方法；

2、复习为原理图创建symbol，使用国际通用符号的方法；

3、复习测试电压传输特性曲线，并确定其关键电压的方法；

4、复习测量信号的上升延时和下降延时的方法；

5、复习版图仿真的方法；

6、复习改变电路尺寸，确定上升延时、阈值电压的变化关系的方法。

二、实验内容

根据版图绘制原理图

验证原理图与版图一致

提取版图之后，就进行LVS验证

创建symbol view

Testcell_sim原理图的创建

进行仿真分析

版图仿真

版图仿真和原理图仿真的结果有较大的差距。

LH放大部分

实验要求，对于图二所示电路原理图，原来nmos的宽为W=6um，则pmos的宽为a*W=a*6um，即a设为变量可改变MOS管宽度比

1)当a在1~4之间变化时，用DC扫描分析电路的阈值电压变化情况

当a=2时，阈值电压等于2.5V。所以，此时利用瞬态仿真，得到输入输出波形

计算器计算出此时上升延时和下降延时 输出OUT的上升延时

输出OUT的下降延时

2)当a在1~4之间变化时，用瞬态扫描(tran)分析电路的上升延时变化情况，输出结果如图

a在1‾4变化时，a与上升延时的关系曲线

当a在1~4变化时，输出信号的上升延时随着a的增大而逐渐减小。当a=2时，输出信号的上升延时26.8ps ，与上面得到的值完全相同

实验六：CMOS反相器设计

一、实验目的

1、进一步学习及掌握cadence图形输入及仿真方法；

2、掌握反相器的设计方法，使之达到设计要求；

3、进一步学会版图制造工艺以及版图设计的基本规则及方法；

4、进一步掌握版图提取(layout extraction)的方法以及版图与线路图対查比较方法(LVS)；

5、进一步掌握后模拟仿真(post layout simulation)的基本方法；

6、掌握版利用Spectre进行瞬态仿真(tran)以及直流仿真(DC)的方法。

二、设计目标

本实验主要是要设计一反相器，使得该反相器满足以下几个条件：

1、该反相器能够同时驱动32倍最小尺寸CMOS反相器(Wn=1.5um,Wp=3um)和一个等效的100fF线电容；

2、该反相器的传输延时(propagation delay)必须小于300ps；

3、假设输入信号有50ps的上升和下降时间；

4、该反相器必须用AMI 0.6um工艺中的最小栅长设计。

三、实验内容

1、反相器尺寸设计

(1)反相器尺寸设计原理图

(2)确定尺寸

对上面的反相器原理图进行封装之后，建立如图所示的inv_des原理图，原理图主要是用来确定反相器的尺寸，使之满足设计目标。图中要设计的反相器输出接了一个32倍最小尺寸CMOS反相器和一个100fF的电容。32倍最小尺寸CMOS反相器的原理图如图所示。

进入Analog Environment，设置好参数，进行瞬态分析，param的变化范围是从1->10，得到输出信号的波形如图所示。在利用计算器中的delay函数测得输出信号的上升延时、下降延时与变量param的关系曲线如图所示。

由图上升延时与变量param的关系曲线可以看出，随着变量param的不断增大，上升延时不断减小，当param=5.2时，上升延时恰好等于300ps；由图下降延时与变量param的关系曲线可以看出，随着变量param的不断增大，上升延时也不断减小，当param=5时，下降延时恰好等于300ps。

综合以上两种情况可知，为了满足条件2：该反相器的传输延时(propagation delay)必须小于300ps，所以可取变量param=6。

变量param=6，绘制出设计好的原理图如图所示：

2、延时及功耗分析

在前面图所示原理图中，令变量param=6保持不变，然后进行瞬态分析，其输入输出波形如图所示。由图可知，输出波形基本不失真，所以此反相器能够同时驱动32倍最小尺寸CMOS反相器(Wn=1.5um,Wp=3um)和一个等效的100fF线电容。

(1)延时分析

利用计算器calculator中的delay函数分析波形的上升延时和下降延时如图九、十所示。由图可以看出：上升延时为234.20ps，下降延时为253.63ps。

(2)功耗分析

为了测量功耗，所以首先应测出电源电压和输出电流，再利用计算器中的spectrerPower函数来计算功耗。

3.电压传输特性曲线及关键电压

进入Analog Environment，设置好参数，为测试电压传输特性曲线，所以对V1进行DC扫描，扫描范围为0->5V。输出的电压传输特性曲线如图所示。

由上图可以看出：输出高电平VOH =5V、输出低电平VOL =0V、输入高电平、输入低电平、阈值电压分别为VIH =3.01V，VIL=2.02V，VTH=2.48V。所以，噪声容限为NMLVILVOL2.0202.02VNMHVOHVIH53.011.99V.4、版图绘制

根据实验要求绘制该反相器的版图如图十六所示。该反相器版图使用AMI 0.6um工艺，栅长为600nm，NMOS管的宽为9um，而PMOS管的宽本应该为18um,但是由于PMOS管的尺寸过大，在这里采用两个宽为9um的PMOS管并联的方式来等效宽为18um的PMOS管。

版图仿真

首先为反相器创建一个config view。然后，在Analog Environment环境中，Setup->Design选择所要模拟的线路图inv_design_postSim，view name选择config，然后按以前的方法进行仿真，仿真输入输出结果如图

对版图仿真的输出波形进行局部放大，由放大的图形可以看出，在此种情况下原理图仿真的延时比版图仿真的延时略小。

实验七：CMOS全加器设计

一、实验目的

1、进一步学习及掌握cadence图形输入及仿真方法；

2、掌握全加器的设计方法，并用全加器构成4位累加器；

3、进一步学会版图制造工艺以及版图设计的基本规则及方法；

4、进一步掌握版图提取(layout extraction)的方法以及版图与线路图対查比较方法(LVS)；

5、进一步掌握后模拟仿真(post layout simulation)的基本方法；

6、掌握版利用Spectre进行瞬态仿真(tran)以及直流仿真(DC)的方法。

二、实验内容

1、全加器晶体管级原理图

根据实验原理绘制的全加器晶体管级原理图如图所示。注意：Cin为关键信号(最后稳定信号)，故靠近输出端，可以减小延时。

2、全加器延时及功耗分析

对上面的全加器原理图进行封装之后，建立如图所示的Full_Adder_test原理图，原理图主要用来分析全加器的延时以及功耗等。

(1)最坏的上升延时分析

下面利用瞬态分析，测量Cin=1，A=1，B由0->1变化时的延时情况。如下图所示，是该情况下的输入输出波形。

用计算器中的delay函数测得此时的最坏下降延时(对于Sum来说，此时相当于最坏的上升延时)如图所示。由图可知，最坏的上升延时tpLH=484.753ps。

如图所示，是利用计算器中的spectrerPower函数计算出的功耗波形。由图可以看出，在静态时，电路消耗的功耗很微小(几乎为0)；然而在动态时，相对静态而言，消耗的功耗就比较大。然而，从整体上来说功耗还是很小的。

(2)最坏的下降延时分析

下面利用瞬态分析，测量Cin=0，A=0，B由1->0变化时的延时情况。如下图所示，是该情况下的输入输出波形。

用计算器中的delay函数测得此时的最坏上升延时(对于Sum来说，此时相当于最坏的下降延时)如图所示。由图可知，最坏的下降延时为520.94ps。