数字逻辑设计实践教学计划2011

第一篇：数字逻辑设计实践教学计划2011

数字逻辑设计实践教学计划

2011-9-19

一、基本情况：

1.2.3.4.5.6.总 学 时： 学时比例： 学 分： 适用范围： 先修课程： 时 间：

32学时 1（课内）： 1（课外）1.0学分

信息电子类专业

高等数学、物理、数字逻辑电路 2011.10～2012.3

二、教学要求：

预习要求：

1． 在进实验室前完成该实验相关的所有预习思考题和设计方案，将预习思考题的解答写在实验报告的实验原理部分，设计方案可先写在其他纸上。2． 如果有条件，可在宿舍将电路搭试好后再到实验室测试

3． 指导教师将不定期抽查实验预习情况，如果有2次或2次以上没有预习，实验总评成绩降一等

4． 预习中有问题可以登录电工电子实验中心的网站查找解答或提出问题。网址为：http://eae.seu.edu.cn，也可以直接发邮件给指导教师，具体邮件地址请询问指导教师。

实验要求：

1． 实验采用开放模式，集中授课时间为第6、8、12周（12周有强电实验安排的班级集中授课时间安排在13周），集中授课时间、地点按课程表执行。开放时间为周一的14:00～21：00，周二到周四的9：30～21：00，周五的9：30～17：00。第一次实验时请仔细阅读开放实验规章制度，并在以后的实验中认真遵守。2． 每次实验要带一卡通、元器件、面包板等。

3． 在开放时间进入实验室时，请在刷卡机上出示您的一卡通，在刷卡机分配的实验室和实验座位上完成实验。

4． 原则上每次开放实验至少要完成一项实验内容，单次实验时间不少于1个小时，否则将被通报，如有特殊情况请提前和指导教师联系。开放实验总时数必须达到15学时（12小时），否则将取消期末考试资格。

5． 实验开始前请先检查自己座位上的仪器，如有缺失和损坏请及时和值班教师联系，实验过程中如果发生仪器故障，也请和值班教师联系，值班教师检查确认后才可以更换，不允许自己更换。

6． 开始实验前请先在课程主页上查看和该实验相关的各种信息。实验中遇到的一般性问题应该自己解决，课程网站提供了一部分常见问题解答，可作为参考。确实解决不了再询问值班教师。对于课程网站上已经有答案的问题，值班教师将不予回答，请理解。

7． 实验中途请勿随意离开实验室，如确实有特殊情况请向值班教师请假或者刷卡下机。中途无故离开15分钟以上的属于严重违规行为，两次以上严重违规将取消期 1

末考试资格。

8． 如有元器件损坏，可到仪表室购买。

9． 实验完成后请关闭仪器电源、打扫干净实验桌面，仪器归位，如开放时间段必须刷卡下机。

实验报告要求：

1． 实验原理不需要大量的抄书上已有的内容，以回答每一节的思考题为主。

2． 记录实验数据时，书上已给出表格的按书上表格记录，没有的要自拟表格，原则上不允许不画表格记录数据。

3． 对于所有要求观察记录的波形，必须记录在坐标纸上，并标注波形的各项参数，特别注明的除外。

4． 所有的实验必须对测量过程中遇到的问题和结果做分析，可参考书上的实验结果分析讨论要点。

5． 如果采用计算机记录或处理数据的话，可将结果打印后贴在实验报告的相关位置。6． 如果有另外的预习报告，可粘贴在实验报告的最后一页。

7． 实验报告必须在指定时间完成并提交，如果有两次或两次以上无故迟交报告，实验总评成绩降一等。

第1章 数字逻辑电路实验基础（4学时）1．学习目标

（1）认识数字集成电路，能识别各种类型的数字器件和封装；（2）学习查找器件资料，通过器件手册了解器件；

（3）了解脉冲信号的模拟特性，了解示波器的各种参数及其对测量的影响，了解示波器探头的原理和参数，掌握脉冲信号的各项参数；

（4）了解逻辑分析的基本原理，掌握虚拟逻辑分析的使用方法；

（5）掌握实验箱的结构、功能，面包板的基本结构、掌握面包板连接电路的基本方法和要求；

（6）掌握基本的数字电路的故障检查和排除方法。

2．必做实验

（1）复习仪器的使用，TTL信号参数及其测量方法

用示波器测量并记录频率为200KHz的TTL信号的上升沿时间、下降沿时间、脉冲宽度和高、低电平值。

（2）1.9节实验：电路安装调试与故障排除

要求：测出电路对应的真值表，并进行模拟故障排查，记录故障设置情况和排查过程。

3．选做实验

1.5节实验：逻辑分析仪测量数字逻辑信号

4．时间要求

第6、7周内完成，第8周内交实验报告

第2章 门电路和组合逻辑（8学时）1．学习目标

（1）掌握TTL和CMOS器件的静态特性和动态特性测量方法及这些特性对数字系统设计的影响；

（2）掌握通过数字器件手册查看器件静态和动态特性参数；（3）掌握不同结构的数字器件之间的互连；

（4）掌握OC门和三态门的特性和使用方法；（5）加深示波器测量技术的训练；

（6）掌握小规模组合逻辑的工程设计方法；

（7）了解竞争和冒险的产生原因，消除方法，掌握用示波器和逻辑分析捕捉毛刺的方法。

2．必做实验

（1）2.5节 实验：门电路静态特性的测试

内容7．用OC门实现三路信号分时传送的总线结构 内容8．用三态门实现三路信号分时传输----①②（2）2.10节 实验：SSI组合逻辑设计及竞争-冒险现象

内容1．数值判别电路

内容4.停车场交通控制系统

3．选做实验

（1）2.5节 实验：门电路静态特性的测试

内容2.分别测量74LS04和74HC04的静态参数极限值，并计算噪声容限和扇出数。内容3.采用示波器X-Y方式测量并比较74LS04和74HC04两种器件的电压传输特性 Vo=f（Vi）

（2）2.7节 实验:门电路动态特性测试

（3）2.10节 实验：SSI组合逻辑设计及竞争-冒险现象

内容5.竞争-冒险现象的观察和消除

4．时间要求

第8周、第9周两周内完成，第10周内交实验报告

第3章 组合函数设计（4学时）1.学习目标

（1）掌握常用中规模组合逻辑器件的功能和使用方法；（2）掌握逻辑函数工程设计方法；

（3）了解存储器实现复杂逻辑函数的原理和存储器的使用过程。

2．必做实验

3.3 节实验：用MSI进行组合逻辑函数电路设计 内容①用多种方案设计1位全减器

内容②用一个4选1数据选择器实现逻辑函数 内容④血型配对

3．选做实验

3.5节 实验：用ROM设计组合逻辑函数电路

4．时间要求

第10周内完成，第11周内交实验报告

第4章 时序逻辑电路（8学时）1．学习目标

（1）掌握时序逻辑电路的一般设计过程；

（2）掌握时序逻辑电路的时延分析方法，了解时序电路对时钟信号相关参数的基本要求；（3）掌握时序逻辑电路的基本调试方法；

（4）熟练使用示波器和逻辑分析仪观察波形图，并会使用逻辑分析仪做状态分析。

2．必做实验

（1）4.4节 实验：触发器设计时序逻辑电路 内容2．广告流水灯 内容3．智力竞赛抢答器 内容5．序列发生器

（2）4.6节 实验：用时序功能块设计时序电路

内容1．简易数字钟

内容2．序列发生器

3．选做实验

4.6节 实验：用时序功能块设计时序电路

内容3．分频器

4．时间要求：

第12、13、14周内完成，第15周内交实验报告

第6章 小型数字系统设计 1．学习目标：

（1）综合前面所学的各项内容

（2）了解掌握数字系统设计的流程和方法（3）培养复杂电路连接和调试技能

2．提高实验：

6.3节 实验：小型数字系统设计（6.3.1与6.3.4中二选一）6.3.1十字路口交通信号控制电路 6.3.4 掷骰子游戏

3．说明

提高实验不计入总学时。

第7章 可编程数字系统设计基础（8学时）1．学习目标

（1）了解可编程数字系统设计的流程（2）掌握Quartus II 软件的使用方法

（3）掌握原理图输入方式设计数字系统的方法和流程

2．必做实验

（1）设计一个七人表决器，下载后验证其功能

用七个开关作为表决器的七个输入变量，输入变量为逻辑“1”时表示表决者“赞同”；输入变量为“0”时，表示表决者“不赞同”，输出变量为表决结果。输出逻辑“1”时，表示表决“通过”；输出逻辑“0”表示表决“不通过”。当表决器的七个输入变量中有4个以上（含4个）为“1”时，则表决器输出为“1”；否则为“0”。

（2）7.1.1节 简易数字钟的设计

3．时间要求：

下学期完成

期末考试：

第16周

备注：

第4章 4.6节的“简易数字钟实验”需由本班带班教师验收，第13、14两周内验收完毕。

成绩考核方法： 1.平时

30% 2.简易数字钟实验验收

30% 3.期末考试

40%

第二篇：数字逻辑设计报告

《数字逻辑课程设计》

姓名: 宋国正 班级：计142 学号：149074056

2016年9月25日

一、设计任务要求

数字时钟是由振荡器、分频器、计秒电路、计分电路、计时电路组成。计时采用24h和12h两种。当接通电源或数字钟走时出现误差，都需要对数字钟作时、分、秒时间校正。本次设计的具体要求如下：

1、显示时、分、秒的十进制显示，采用24小时制。

2、校时功能。

3、整点报时。

二、设计思路

1、数字钟的组成原理图

数字式电子钟实际上是一个对标准1Hz 进行计数的计数电路!秒计数器满60 后向分计数器进位，分计数器满60 后向时计数器进位, 时计数器按24翻1 规律计数, 计数输出经译码器送LED 显示器,由于计数的起始时间不可能与标准时间一致,故需要在电路上加上一个校时电路。

同时标准的1Hz时间信号必须做到准确、稳定，通常使用石英晶体振荡器电

路构成。

时显示器

分显示器 秒显示器

时译码器

分译码器

秒译码器

时计数器

时计数器 时计数器

校时电路

振荡器

分频器

2、数字钟设计方案

为完成上述功能，可以把数字钟系统划分为三部分：时针源（即标准秒钟的产生电路）主体电路，扩展电路。主体电路EDA 设计又可划分为计时电路、校时电路、译码显示电路3部分。

3、底层电路设计

时针源——晶体振荡器电路给数字式电子钟提供一个频率稳定、准确的32768Hz的方波信号,将32768Hz的高频方波信号经32768次分频后得到1Hz 的方波信号供秒计数器进行计数,实现该分频功能的计数器相当于15 级二进制计数器。

计时电路——时间计数器电路由秒个位、秒十位计数器，分个位、分十位计数及时个位、时十位计数电路构成。其中，秒个位和秒十位计数器，分个位和分十位计数为六十进制计数器，而根据设计要求时个位和时十位构成的为二十四进制计数器，时间计数单元共有：时计数，分计数和秒计数3部分，根据设计要求时计数单元为一个二十四进制计数器，共输出为两位8421BCD码形式；分计数和秒计数单元为六十进制计数器!共输出也为两位8421BCD码。图1和图2 分别给出了60进制计数器和24进制逻辑图。

图

一、60进制计数器

图

二、24进制计数器

校时电路——当刚接通电源或走时出现误差时都需要对时间进行校正。对时间的校正是通过截断正常的计数通路，而用频率较高的方波信号加到其需要校正的计数单元的输入端!这样可以很快使校正的时间调整到标准时间的数值，这时再将选择开关打向正常时就可以准确走时了。如图3所示为时、分、秒校时的校时电路。在校时电路中，其实现方法是采用计数脉冲和计数使能来实现校时的。

译 码 显 示 电 路——为了将计数器输出的8421BCD码显示出来，须用显示译码电路将计数器的输出数码转换为数码显示器件所需要的输出逻辑和一定的电流，这种译码器通常称为七段译码显示驱动器电路，本设计可选器件7447为译码驱动电路。译码驱动电路将计数器输出的8421BCD码转换为数码管需要的逻辑状态，并且为保证数码管正常工作提供足够的工作电流。

4、数字钟顶层电路设计

首先按前面的设计方案进行低层模块的设计与编辑仿真，正确无误后，即可将设计的低层模块转化为与之相对应的元件符号，而后我们就可以用这些元件符号来设计数字钟的顶层原理图，如图4所示。本设计中要仿真的对象为数字钟，须设定一个1Hz的输入时钟信号和一个校时脉冲SET,模拟的设置开关信号MODE的波形,为了能够看到合适的仿真结果,假定网络时间(Girl Size)为10.0ns，总模

拟的时间（END TIME）为3ms。

三、软件仿真 1、60进制计数器的仿真结果如下：

60进制计数器仿真波形图 2、24进制计数器仿真结果如下：

24进制计数器仿真波形图

3、数字钟的顶层电路仿真结果如下：

数字钟的顶层电路波形仿真图

四、讨论

数字时钟基于MAX+ plus II设计, 经过软件仿真并下载到硬件(电子EDA 10

实验开发系统)实现, 结果表明本设计是合理可行的,但是感觉很繁琐，是不是可以考虑一种过程简单一点的呢？通过查阅大量资料发现是可以的。其另一种设计思想及方法是以语言描述为主, 原理图设计相结合。但是使用过多可能会导致编译失败。所以在设计的过程中，如何取舍是一个难题，本人认为对于我这样基础不是很扎实的，采用前者是比较合理的。

五、参考文献

（1）张辉宜，数字逻辑 中国科学技术大学出版社

（2）廖裕评，陆瑞强,CPLD数字电路设计__使用 MAX+Plus II[M],北京:清华大学出版社

六、心得体会

我学到了很多东西，掌握了数字逻辑的各种设计方法

第三篇：数字逻辑设计及应用教学大纲

《电子信息工程》专业教学大纲

《数字逻辑设计及应用》课程教学大纲

课程编号：53000540 学时：64 学分：4 课外上机：16学时

先修课程：《高等数学》、《电路分析基础》、《模拟电路基础》 教材: 《DIGITAL DESIGN---Principles & Practices》(Third Edition),John F.Wakerly,高等教育出版社，2001年5月

《数字设计—原理与实践》（原书第三版）John F.Wakerly 林生 等译 机械工业出版社 2003年8月

一、课程的性质和任务

本课程是通讯工程、电子信息工程、测控技术与仪器、自动化、生物医学工程等多个专业方向所共有的一门重要技术基础课。

要求学生通过本课程学习掌握数字逻辑电路的基本原理与特性、数字逻辑电路的基本分析方法、数字逻辑电路设计和综合的基本技能、常用数字电路功能单元的实际应用技巧。

同时要求同学能够理解数字逻辑电路与模拟电路之间的密切关系，了解EDA技术对于数字逻辑电路设计分析的重大意义。

二、教学内容和要求

1.课堂理论教学（62学时）第一章 引论（2学时）

介绍数字逻辑电路的特点、数字逻辑电路在电子系统设计中的地位、数字逻辑电路与模拟电子电路之间的关系、简单介绍EDA设计工具、VHDL语言对数字逻辑设计作用和影响。

第二章 数系与代码（6学时）

重点学习掌握： 《电子信息工程》专业教学大纲

十进制、二进制、八进制和十六进制数的表示方法以及它们之间的相互转换、非十进制数的加减运算；

符号数的表达：符号-数值码（Signed-Magnitude System、原码），二进制补码(two's complement，补码)、二进制反码（ones' complement, 反码）表示以及它们之间的相互转换；带符号数的补码的加减运算；

BCD码（Binary Codes for Decimal numbers）、格雷码（Gray code、葛莱码）的特点，它们与二进制数之间的转换关系；

二进制数的浮点数表达（补充）； 学习了解：

字符的代码表示，二进制代码在状态，条件等的表示方面的应用；

第三章 数字电路（4学时）

重点学习掌握：

作为电子开关运用的二极管、双极型晶体管、MOS场效应管的工作方式；以CMOS倒相器电路的构成及工作状态分析；

逻辑电路的静态、动态特性分析，等价的输入、输出模型； 学习理解：

特殊的输入输出电路结构：CMOS传输门、施密特触发器输入结构、三态输出结构、漏极开路输出结构；学习了解其他类型的逻辑电路： TTL,ECL等；

不同类型、不同工作电压的逻辑电路的输入输出逻辑电平规范值以及它们之间的连接配合的问题。

第四章 组合逻辑设计原理（10学时）

重点学习掌握: 逻辑代数的公理、定理，对偶关系，以及在逻辑代数化简时的作用； 逻辑函数的表达形式：积之和与和之积标准型、真值表； 组合电路的分析：逻辑函数表达式的产生过程及逻辑函数表达式的基本化简方法—函数化简方法；

组合电路的综合过程：将功能叙述表达为组合逻辑函数的表达形式、逻辑函数表达式的化简—函数化简方法和卡诺图化简方法、使用与非门、或非门表达的逻辑函数表达式、逻辑函数的最简表达形式及综合设计的其他问题：无关项的处理、冒险问题和多输出逻辑化简的方法。第五章 组合逻辑设计实践（10学时）

重点学习掌握：

利用基本的逻辑门完成规定的组合逻辑电路的设计任务：如译码器、编码器、多路选择器、多路分配器、异或门、比较器、全加器；

利用基本的逻辑门和已有的中规模集成电路（MSI）逻辑器件如译码器、编码器、多路选择器、多路分配器、异或门、比较器、全加器、三态器件等作为设计的基本元素完成更为复杂的组合逻辑电路设计的方法。《电子信息工程》专业教学大纲

第七章 时序逻辑设计原理（10学时）重点学习掌握: 基本时序元件R-S型,D型,J-K型,T型锁存器、触发器的电路结构，工作原理，时序特性, 功能表，特征方程表达式，不同触发器之间的相互转换；

扫描触发器(Scan Flip-Flop)特性及基本应用；

钟控同步状态机的模型图，状态机类型及基本分析方法和步骤，使用状态图表示状态机状态转换关系；

时序状态机的设计：状态转换过程的建立，状态的化简与编码赋值、未用状态的处理-最小风险方案和最小代价方案、使用状态转换表的设计方法、使用状态图的设计方法。

学习了解：

时序电路设计中的其他的设计方法。

第八章 时序逻辑设计实践（10学时）

重点学习掌握：

利用基本的逻辑门、时序元件作为设计的基本元素完成规定的钟控同步状态机电路的设计任务：计数器、位移寄存器、序列检测电路和序列发生器的设计；

利用基本的逻辑门和已有的中规模集成电路（MSI）时序功能器件作为设计的基本元素完成更为复杂的时序逻辑电路设计的方法。学习了解：

时序电路设计中的其他问题：组合电路与时序电路的比较，大型时序电路的结构划分，时钟歪斜，异步输入处理等。

第十章 存储器及其在数字逻辑系统实现中的运用（4学时）

学习了解：存储器（ROM,SRAM）的基本工作原理和结构；

学习掌握：存储器在数字逻辑系统设计的硬件实现中的运用。第十一章 其他的实际问题（3学时）

学习了解：

数字逻辑电路(组合电路和时序逻辑电路)设计的描述说明方法；

数字逻辑系统设计的其他问题：数字逻辑设计中设计工具的作用、设计的可测试性问题、数字逻辑系统可靠性的问题、高速数字逻辑系统中信号传输的相关问题。

补充内容

模数转换器、数模转换器(ADC/DAC)原理及应用简介

（3学时）重点学习理解：

数字-模拟转换器(Digit to Analog Convertor,DAC))的基本电路结构（R-2R结构的DAC），工作原理；

模拟-数字转换器(Analog to Digit Convertor,ADC)的基本电路结构（逐次逼近式的ADC），工作原理；、《电子信息工程》专业教学大纲

模拟-数字转换器、数字-模拟转换器(ADC/DAC)在电子系统中的作用和应用，特别是在波形发生方面的运用。

2.实验教学

实验教学（12学时）

实验目的：研究典型数字集成电路的功能及扩展方法；掌握其测 试方法；根据实验要求进行电路设计和测试。

实验内容：根据数字集成电路的特点，进行基本功能单元试验，包括组合电路基本功能单元的实验，时序电路的基本功能单元的实验及数字电路综合设计性设计试验。实验上机(课外)（16学时）

实验目的：通过使用CAD设计工具 PSPICE、MAX+plusII对教材中相关例题的分析，加深对教材内容的理解，更好地掌握相关知识。

实验内容：

1、学习使用PSPICE电路CAD工具，利用PSPICE仿真CMOS基本逻辑门的静态特性和动态特性、了解电路结构和负载特性对逻辑门静态特性和动态特性的影响。

2、学习使用MAX+plusII工具，利用MAX+plusII工具进行数字逻辑电路仿真的基本方法；进行基本组合电路基本功能单元，时序电路的基本功能单元进行仿真，加深对基本功能单元功能作用的理解；对教材中大型例题进行仿真分析，加强对大型综合性设计的分析理解能力。

3.课堂习题课

由教师根据课程进展情况自行安排。

三、主要教学参考资料

1.Alan B.Marcovitz.Introduction to Logic Design(影印版),清华大学出版社,2002 2.Victor P.Nelson H.Troy Nagle Bill D.Carroll J.David Irwin.Digital Logic Circuit Analysis & Design 清华大学出版社,Prentice Hall, Inc, 1997 3．John M.Yarbrough.Digital Logic Applicatons and Design 机械工业出版社 2002 4．阎 石，数字电子技术基础(第四版)，高等教育出版社，1998 5．王毓银，数字逻辑设计，高等教育出版社，2001 6．龙忠琪，贾立新，数字集成电路教程，科学出版社，2001 《电子信息工程》专业教学大纲

7.毛法尧，欧阳星明，任宏萍，数字逻辑，华中科技大学出版社，1996 8.沈嗣昌，数字系统设计，北京航空工业出版社，1996 9．何绪芃，曾发祚，脉冲与数字电路，电子科技大学出版社，1995 10．万栋义，脉冲与数字电路（第二版），11.刘宝琴，数字电路与系统，清华大学出版社，1993 12．陈贵灿，邵志标，程军，林长贵，CMOS集成电路设计，西安交通大学出版社，2000

第四篇：数字逻辑设计及应用课程教学大纲

《数字逻辑设计及应用》课程教学大纲

课程编号：53000540

适用专业：电子信息类专业（包括通信工程、网络工程、信息工程、电子信息工程、信息对抗技术、电磁场与天线技术、电波传播与天线、电子科学技术、集成电路设计与集成系统、微电子学、应用物理学、电子信息科学与技术、真空电子技术、光信息科学与技术、信息显示与光电技术、测控技术与仪器、自动化、自动化（电力系统自动化）、环境工程、机械设计制造及其自动化、电气工程及其自动化、工业工程、生物医学工程、管理-电子工程复合培养实验班。）

学 时 数：64

学 分 数：4

开课学期：第4学期

先修课程：《高等数学》、《电路分析基础》、《模拟电路基础》 执 笔 者： 姜书艳

编写日期：2010.1

审核人（教学副院长）：

一、课程性质和目标

授课对象：全日制大学本科二年级 课程类别：学科基础课

教学目标（本课程对实现培养目标的作用；学生通过学习该课程后，在思想、知识、能力和素质等方面应达到的目标）：

“数字逻辑设计及应用”课程是电子信息类专业所共有的一门重要学科基础课程，同时也是一门重要工程技术课程，是研究数字系统设计的入门课程。通过本课程的学习，使学生掌握数字逻辑电路的基本理论和基本分析方法，为学习后续课程准备必要的电路知识。本课程在培养学生严肃认真的科学作风和抽象思维能力、分析计算能力、总结归纳能力等方面起重要作用。在本课程中，将介绍数字逻辑电路的分析设计方法和基本的系统设计技巧；培养同学综合运用知识分析解决问题的能力和在工程性设计方面的基本素养。通过实验和课外上机实验的方式，使同学深入了解和掌握数字逻辑电路的设计分析方法和电路的运用过程。

二、课程内容安排和要求

（一）教学内容、要求及教学方法

1.课堂理论教学（64学时）第一章 引论（1学时）

了解：数字逻辑电路的特点、数字逻辑电路在电子系统设计中的地位、数字逻辑电路与模拟电子电路之间的关系、简单介绍EDA设计工具、HDL语言对数字逻辑设计作用和影响。第二章 数系与代码（5学时）

掌握：十进制、二进制、八进制和十六进制数的表示方法以及它们之间的相互转换、非十进制数的加减运算；

掌握：符号数的表达：符号-数值码（Signed-Magnitude System、原码），二进制补码(two's complement，补码)、二进制反码（ones' complement, 反码）表示以及它们之间的相互转换； 掌握：带符号数的补码的加减运算；BCD码（Binary Codes for Decimal numbers）、格雷码（Gray code、葛莱码）的特点，它们与二进制数之间的转换关系； 理解：二进制数的浮点数表达（补充）；

了解：字符的代码表示，二进制代码在状态、条件等的表示方面的应用； 第三章 数字电路（6学时）

掌握：正负逻辑的概念；CMOS逻辑电平和噪声容限，扇出特性；

掌握：利用PSPICE仿真CMOS基本逻辑门的静态特性和动态特性、了解电路结构和负载特性对逻辑门静态特性和动态特性的影响。

理解：CMOS逻辑反相器、与非门、或非门、非反相门、与或非门电路的结构；

理解：CMOS逻辑电路的其他稳态电气特性：带电阻性负载的电路特性、非理想输入时的电路特性、负载效应、不用的输入端及等效的输入、输出电路模型； 理解：动态电气特性：转换时间、传播延迟、电流尖峰；

理解：特殊的输入输出电路结构：CMOS传输门、施密特触发器输入结构、三态输出结构、漏极开路输出结构；

了解：作为电子开关运用的二极管、双极型晶体管、MOS场效应管的工作方式； 了解：其他类型的逻辑电路：TTL,ECL等；

了解：不同类型、不同工作电压的逻辑电路的输入输出逻辑电平规范值以及它们之间的连接配合的问题。

第四章 组合逻辑设计原理（10学时）

掌握:逻辑代数的公理、定理，对偶关系、反演关系、香浓展开定理，以及在逻辑代数化简时的作用；

掌握:逻辑函数的表达形式：积之和与和之积标准型、真值表、逻辑表达式，以及各种表达形式之间的关系；

掌握:逻辑函数的基本运算：相加（或）、相乘（与）、对偶、反演；异或、同或运算的公式、性质及其相互关系（补充）；

掌握:组合电路的分析：穷举法和代数法；代数法逻辑函数表达式的产生过程及逻辑函数表达式的基本化简方法—函数化简方法和卡诺图化简方法；

掌握:组合电路的综合过程：将功能叙述表达为组合逻辑函数的表达形式、使用与非门、或非门表达的逻辑函数表达式、逻辑函数的最简表达形式及综合设计的其他问题：无关项(don’t-care terms)的处理、多输出(multiple-output)逻辑化简的方法和定时冒险（timing hazards）问题。掌握：学习使用QuatusII(MAX+plusII)工具，利用图形法和波形法进行数字逻辑电路仿真；对定时冒险电路进行仿真分析，加强对定时冒险现象的分析理解能力。理解：组合逻辑电路和时序逻辑电路的基本概念；逻辑代数化简时的几个概念：蕴含项（implicant）、主蕴含项（prime implicant）、奇异“ 1 ”单元（distinguished 1-cell)、质主蕴含项(essential prime implicant);五变量及以上逻辑函数卡诺图化简方法； 了解：开集（on-set）、闭集(off-set)的概念；

第五章 硬件描述语言（4学时）了解：HDL工具组、设计流程

掌握：Verilog语言的语法结构和特点，会使用Verilog语言编写数字逻辑电路相关的程序 第五章 组合逻辑设计实践（12学时）

掌握：利用基本的逻辑门完成规定的组合逻辑电路的设计任务：如译码器、编码器、多路选择器、多路分配器、异或门、比较器、全加器；

掌握：利用基本的逻辑门和已有的中规模集成电路（MSI）逻辑器件如译码器、编码器、多路选择器、多路分配器、异或门、比较器、全加器、三态器件等作为设计的基本元素完成更为复杂的组合逻辑电路设计的方法； 掌握：利用QuatusII文本法等（Verilog语言）进行组合电路基本功能单元仿真，加深对基本功能单元功能作用的理解；对教材中大型例题进行仿真分析，加强对大型综合性设计的分析理解能力。理解：等效门符号（摩根定理）（Equivalent Gate Symbols under the Generalized Demorgan’s Theorem）；信号名和有效电平（Signal Name and Active Levels)；“圈到圈”的逻辑设计（Bubble-to-Bubble Logic Design）；电路定时(Circuit Timing)；Parity Circuit(奇偶校验电路)的原理、应用； 了解：文档标准。

第七章 时序逻辑设计原理（10学时）

掌握:基本时序元件R-S型、D型锁存器以及D型、J-K型、T型触发器的电路结构、工作原理、时序特性、功能表、特征方程表达式，不同触发器之间的相互转换；

掌握:钟控同步状态机的模型图，状态机类型及基本分析方法和步骤，使用状态图表示状态机状态转换关系；

掌握:时序状态机的设计：状态转换过程的建立，状态的化简与编码赋值、未用状态的处理-最小风险方案和最小代价方案、使用状态转换表的设计方法、使用状态图的设计方法。

掌握：利用QuatusII文本法等（Verilog语言）对各种类型触发器进行仿真，加深对各种类型触发器功能作用的理解；学会用Verilog语言设计时序电路。理解：扫描触发器(Scan Flip-Flop)特性及基本应用；

理解：组合逻辑电路和时序逻辑电路的基本概念；有限状态机（Finite-State Machine）、时钟触发沿（Clock Tick）、占空比（Duty Cycle）的含义；基本双稳态元件(Bistable Elements)的结构和亚稳态特性（Metastable Behavior）；锁存器（Latches）与触发器（Flip-Flops）的区别；主从触发器与边沿结构触发器的区别；触发器的定时参数（Timing Parameters）：建立时间和保持时间的概念；时序逻辑电路的分类； 了解：时序电路设计中的其他的设计方法。第八章 时序逻辑设计实践（10学时）

掌握：利用基本的逻辑门、时序元件作为设计的基本元素完成规定的钟控同步状态机电路的设计任务：计数器、位移寄存器、序列检测电路和序列发生器的设计；

掌握：利用基本的逻辑门和已有的中规模集成电路（MSI）时序功能器件作为设计的基本元素完成更为复杂的时序逻辑电路设计的方法。

掌握：利用QuatusII(MAX+plusII)文本法等（Verilog语言）进行时序电路基本功能单元仿真，加深对基本功能单元功能作用的理解；对教材中大型例题进行仿真分析，加强对大型综合性设计的分析理解能力。

理解：开关消抖(Switch Debouncing)电路、总线保持电路（Bus Holder Circuit）原理；寄存器（register）和锁存器（latch）的区别；计数器的分类；移位寄存器型计数器（Shift-Register Counters）：环形计数器（Ring Counter）和扭环计数器（Twisted-Ring Counters）的电路结构工作原理及应用；修改成自启动的方法；线性反馈移位寄存器(LFSR)计数器的特点、设计方法及应用；串/并转换（Serial-to-Parallel Conversion）原理；迭代与时序电路（Iterative versus Sequential Circuits)；

了解：时序电路文档标准(Sequential-Circuit Documentation Standards)；时序电路设计中的其他问题：大型时序电路的结构划分，时钟偏移（Clock Skew)，异步输入处理等。第十章 存储器及其在数字逻辑系统实现中的运用（2学时）

了解：存储器（ROM,SRAM）的基本工作原理和结构； 理解：存储器在数字逻辑系统设计的硬件实现中的运用。第十一章 其他的实际问题（2学时）

了解：数字逻辑电路(组合电路和时序逻辑电路)设计的描述说明方法；

了解：数字逻辑系统设计的其他问题：数字逻辑设计中设计工具的作用、设计的可测试性问题、数字逻辑系统可靠性的问题、高速数字逻辑系统中信号传输的相关问题。

补充内容 模数转换器、数模转换器(ADC/DAC)原理及应用简介（2学时）

理解：数字-模拟转换器(Digit to Analog Convertor,DAC))的基本电路结构（R-2R结构的DAC），工作原理；

理解：模拟-数字转换器(Analog to Digit Convertor,ADC)的基本电路结构（逐次逼近式的ADC），工作原理；

理解：模拟-数字转换器、数字-模拟转换器(ADC/DAC)在电子系统中的作用和应用，特别是在波形发生方面的运用。

（关于应达到要求的说明：“了解”：是指学生应能辨认的科学事实、概念、原则、术语，知道事物的分类、过程及变化倾向，包括必要的记忆；“理解”：是指学生能用自己的语言把学过的知识加以叙述、解释、归纳，并能把某一事实或概念分解为若干部分，指出它们之间的内在联系或与其他事物的相互关系；“掌握”：是指学生能根据不同情况对某些概念、定律、原理、方法等在正确理解的基础上结合事例加以运用，包括分析和综合。）

（二）自学内容和要求

1、学习使用PSPICE电路CAD工具，利用PSPICE仿真CMOS基本逻辑门的静态特性和动态特性、了解电路结构和负载特性对逻辑门静态特性和动态特性的影响。

2、学习使用QuatusII(MAX+plusII)等工具，利用QuatusII(MAX+plusII)等工具进行数字逻辑电路仿真的基本方法；进行基本组合电路基本功能单元，时序电路的基本功能单元进行仿真，加深对基本功能单元功能作用的理解；对教材中大型例题进行仿真分析，加强对大型综合性设计的分析理解能力。

（三）实践性教学环节和要求

实验教学（12学时）

实验目的：研究典型数字集成电路的功能及扩展方法；掌握其测试方法；根据实验要求进行电路设计和测试。实验内容：根据数字集成电路的特点，进行基本功能单元试验，包括组合电路基本功能单元的实验，时序电路的基本功能单元的实验及数字电路综合设计性设计试验。实验上机(课外)（16学时）

实验目的：通过使用CAD设计工具 PSPICE、QuatusII(MAX+plusII)等对教材中相关例题的分析，加深对教材内容的理解，更好地掌握相关知识。实验内容见自学内容和要求。

三、考核方式

本课程的考核方式为：平时考核10%：包括平时作业及随堂考核成绩；课程设计10%；中期考核20%；期末考核60%。

平时作业习题：基本采用教材习题，每章结束上交，批改后进行针对性讲解，并给出参考解答；随堂考核：每课一题，每次内容讲解的课上布置，自备一页纸完成，要求当堂完成上交，只检查，不返回；课程设计：综合性考查，组合电路和时序电路各进行一次，要求完成后上交；

四、建议教材及参考资料

教材：

数字设计—原理与实践（第4版 影印版），John F.Wakerly，高等教育出版社

2007 参考资料：

1.数字逻辑设计及应用，姜书艳主编，清华大学出版社，2007

2.数字电子技术基础（第5版），阎石主编，高等教育出版社，2007 3.数字设计—原理与实践（第4版），John F.Wakerly，林生 等译，机械工业出版社，2007 4.数字电路与系统（第2版），刘宝琴等编著，清华大学出版社，2007 相关学习网站：

http://125.71.228.222/wlxt/listcourse.asp?courseid=0170：电子科技大学/互动教学空间/网络学堂/电子工程学院/数字逻辑设计及应用

www.xiexiebang.com/onekey/:包含教材中的所有图表、占教材中半数以上的部分习题解答 www.xiexiebang.com: 部分习题解答

www.xiexiebang.com/programs.univ：Xilinx的大学计划，提供了大量的产品资料、课程资料以及用于数字设计实验课程的芯片和插件

www.xiexiebang.com/education/university：Aldec的教育计划，提供了Aldec自己的软件包和第三方的兼容工具以及原型系统。

第五篇：逻辑设计心得

序

很早之前就想对这几个月工作经历写的东西，一是作为自己的总结，二是自己也很 想将自己这段时间的一些经历和大家分享一下，希望对初学者而言能使得他们能少走一 些弯路。只是公司里的事情很多，最近经常加班，所以一直拖到现在。

能来到这家公司应该是一种缘份--缘起NIOS。当初三月份altera来我们学校建立SO PC实验室的时候自己还不知道NIOS是什么东西，只是想在altera的FAE讲完NIOS后多问他 几个时序约束的问题，然后拷一份PPT回去。但是想不到因为那一份NIOS的培训资料，我 认识了edacn上的cawan，他给我讲了很多NIOS的东西，之后是丁哥在SOC版帖了位NIOS大 赛的通知，然后我和队友就去报了名，并去川大参加了NIOS的培训，认识了峻龙的FAE------o|> | | | / clk |--------|---------10)禁止用计数器分频后的信号做其它模块的时钟，而要用改成时钟使能的方式，否则这种时钟满天飞的方式对设计的可靠性极为不利，也大大增加了静态时序分析的 复杂性。如FPGA的输入时钟是25M的，现在系统内部要通过RS232与PC通信，要以rs232_ 1xclk的速率发送数据。不要这样做： always(posedge rs232_1xclk or negedge rst_n)begin...end 而要这样做：

always(posedge clk_25m or negedge rst_n)begin...else if(rs232_1xclk == 1'b1)...end 11)状态机要写成3段式的(这是最标准的写法)，即...always @(posedge clk or negedge rst_n)...current_state <= next_state;...always @(current_state...)...case(current_state)...s1: if...next_state = s2;......always @(posedge clk or negedge rst_n)...else a <= 1'b0;c <= 1'b0;c <= 1'b0;//赋默认值 case(current_state)s1: a <= 1'b0;//由于上面赋了默认值，这里就不用再对b、c赋值了

s2: b <= 1'b1;s3: c <= 1'b1;default:......3.ALTERA参考设计准则

1)Ensure Clock, Preset, and Clear configurations are free of glitch es.2)Never use Clocks consisting of more than one level of combinatori al logic.3)Carefully calculate setup times and hold times for multi-Clock sy stems.4)Synchronize signals between flipflops in multi-Clock systems when the setup and hold time requirements cannot be met.5)Ensure that Preset and Clear signals do not contain race conditio ns.6)Ensure that no other internal race conditions exist.7)Register all glitch-sensitive outputs.Synchronize all asynchronous inputs.9)Never rely on delay chains for pin-to-pin or internal delays.10)Do not rely on Power-On Reset.Use a master Reset pin to clear al l flipflops.11)Remove any stuck states from state machines or synchronous logic.其它方面的规范一时没有想到，想到了再写，也欢迎大家补充。

如何提高电路工作频率

对于设计者来说，我们当然希望我们设计的电路的工作频率（在这里如无特别说明，工作频率指FPGA片内的工作频率）尽量高。我们也经常听说用资源换速度，用流水的 方式可以提高工作频率，这确实是一个很重要的方法，今天我想进一步去分析该如何提 高电路的工作频率。

我们先来分析下是什么影响了电路的工作频率。

我们电路的工作频率主要与寄存器到寄存器之间的信号传播时延及clock skew有关。在FPGA内部如果时钟走长线的话，clock skew很小，基本上可以忽略, 在这里为了简 单起见，我们只考虑信号的传播时延的因素。

信号的传播时延包括寄存器的开关时延、走线时延、经过组合逻辑的时延（这样划 分或许不是很准确，不过对分析问题来说应该是没有可以的），要提高电路的工作频率，我们就要在这三个时延中做文章，使其尽可能的小。

我们先来看开关时延，这个时延是由器件物理特性决定的，我们没有办法去改变，所以我们只能通过改变走线方式和减少组合逻辑的方法来提高工作频率。1.通过改变走线的方式减少时延。

以altera的器件为例，我们在quartus里面的timing closure floorplan可以看到有 很多条条块块，我们可以将条条块块按行和按列分，每一个条块代表1个LAB，每个LAB里 有8个或者是10个LE。它们的走线时延的关系如下：同一个LAB中（最快）< 同列或者同 行 < 不同行且不同列。

我们通过给综合器加适当的约束（不可贪心，一般以加5%裕量较为合适，比如电路 工作在100Mhz，则加约束加到105Mhz就可以了，贪心效果反而不好，且极大增加综合时 间）可以将相关的逻辑在布线时尽量布的靠近一点，从而减少走线的时延。（注：约束 的实现不完全是通过改进布局布线方式去提高工作频率，还有其它的改进措施）2.通过减少组合逻辑的减少时延。

上面我们讲了可以通过加约束来提高工作频率，但是我们在做设计之初可万万不可 将提高工作频率的美好愿望寄托在加约束上，我们要通过合理的设计去避免出现大的组 合逻辑，从而提高电路的工作频率，这才能增强设计的可移植性，才可以使得我们的设 计在移植到另一同等速度级别的芯片时还能使用。

我们知道，目前大部分FPGA都基于4输入LUT的，如果一个输出对应的判断条件大于 四输入的话就要由多个LUT级联才能完成，这样就引入一级组合逻辑时延，我们要减少组 合逻辑，无非就是要输入条件尽可能的少，这样就可以级联的LUT更少，从而减少了组 合逻辑引起的时延。

我们平时听说的流水就是一种通过切割大的组合逻辑（在其中插入一级或多级D触发 器，从而使寄存器与寄存器之间的组合逻辑减少）来提高工作频率的方法。比如一个32 位的计数器，该计数器的进位链很长，必然会降低工作频率，我们可以将其分割成4位和 8位的计数，每当4位的计数器计到15后触发一次8位的计数器，这样就实现了计数器的切 割，也提高了工作频率。

在状态机中，一般也要将大的计数器移到状态机外，因为计数器这东西一般是经常 是大于4输入的，如果再和其它条件一起做为状态的跳变判据的话，必然会增加LUT的级 联，从而增大组合逻辑。以一个6输入的计数器为例，我们原希望当计数器计到111100后 状态跳变，现在我们将计数器放到状态机外，当计数器计到111011后产生个enable信号 去触发状态跳变，这样就将组合逻辑减少了。

上面说的都是可以通过流水的方式切割组合逻辑的情况，但是有些情况下我们是很 难去切割组合逻辑的，在这些情况下我们又该怎么做呢？

状态机就是这么一个例子，我们不能通过往状态译码组合逻辑中加入流水。如果我 们的设计中有一个几十个状态的状态机，它的状态译码逻辑将非常之巨大，毫无疑问，这极有可能是设计中的关键路径。那我们该怎么做呢？还是老思路，减少组合逻辑。我 们可以对状态的输出进行分析，对它们进行重新分类，并根据这个重新定义成一组组小 状态机，通过对输入进行选择(case语句)并去触发相应的小状态机，从而实现了将大的 状态机切割成小的状态机。在ATA6的规范中（硬盘的标准），输入的命令大概有20十种，每一个命令又对应很多种状态，如果用一个大的状态机（状态套状态）去做那是不可 想象的，我们可以通过case语句去对命令进行译码，并触发相应的状态机，这样做下来 这一个模块的频率就可以跑得比较高了。

总结：提高工作频率的本质就是要减少寄存器到寄存器的时延，最有效的方法就是 避免出现大的组合逻辑，也就是要尽量去满足四输入的条件，减少LUT级联的数量。我们 可以通过加约束、流水、切割状态的方法提高工作频率。