FPGA学习的一些误区

第一篇：FPGA学习的一些误区

FPGA本身不算什么，一切皆在FPGA之外这一点恐怕也是很多学FPGA的菜鸟最难理解的地方。FPGA是给谁用的？很多学校解释为给学微电子专业或者集成电路设计专业的学生用的，其实这不过是很多学校受资金限制，卖不起专业的集成电路设计工具而用FPGA工具替代而已。其实FPGA是给设计电子系统的工程师使用的。这些工程师通常是使用已有的芯片搭配在一起完成一个电子设备，如基站、机顶盒、视频监控设备等。当现有芯片无法满足系统的需求时，就需要用FPGA来快速的定义一个能用的芯片。前面说了，FPGA里面无法就是一些“真值表”、触发器、各种连线以及一些硬件资源，电子系统工程师使用FPGA进行设计时无非就是考虑如何将这些以后资源组合起来实现一定的逻辑功能而已，而不必像IC设计工程师那样一直要关注到最后芯片是不是能够被制造出来。本质上和利用现有芯片组合成不同的电子系统没有区别，只是需要关注更底层的资源而已。要想把FPGA用起来还是简单的，因为无非就是那些资源，在理解了前面两点再搞个实验板，跑跑实验，做点简单的东西是可以的。而真正要把FPGA用好，那光懂点FPGA知识就远远不够了。因为最终要让FPGA里面的资源如何组合，实现何种功能才能满足系统的需要，那就需要懂得更多更广泛的知识。目前FPGA的应用主要是三个方向：第一个方向，也是传统方向主要用于通信设备的高速接口电路设计，这一方向主要是用FPGA处理高速接口的协议，并完成高速的数据收发和交换。这类应用通常要求采用具备高速收发接口的 FPGA，同时要求设计者懂得高速接口电路设计和高速数字电路板级设计，具备EMC/EMI设计知识，以及较好的模拟电路基础，需要解决在高速收发过程中产生的信号完整性问题。FPGA最初以及到目前最广的应用就是在通信领域，一方面通信领域需要高速的通信协议处理方式，另一方面通信协议随时在修改，非常不适合做成专门的芯片。因此能够灵活改变功能的FPGA就成为首选。到目前为止FPGA的一半以上的应用也是在通信行业。第二个方向，可以称为数字信号处理方向或者数学计算方向，因为很大程度上这一方向已经大大超出了信号处理的范畴。例如早就在2006年就听说老美将FPGA用于金融数据分析，后来又见到有将FPGA用于医学数据分析的案例。在这一方向要求FPGA设计者有一定的数学功底，能够理解并改进较为复杂的数学算法，并利用FPGA内部的各种资源使之能够变为实际的运算电路。目前真正投入实用的还是在通信领域的无线信号处理、信道编解码以及图像信号处理等领域，其它领域的研究正在开展中，之所以没有大量实用的主要原因还是因为学金融的、学医学的不了解这玩意。不过最近发现欧美有很多电子工程、计算机类的博士转入到金融行业，开展金融信号处理，相信随着转入的人增加，FPGA在其它领域的数学计算功能会更好的发挥出来，而我也有意做一些这些方面的研究。不过国内学金融的、学医的恐怕连数学都很少用到，就不用说用FPGA来帮助他们完成数学_运算了，这个问题只有再议了。第三个方向就是所谓的SOPC方向，其实严格意义上来说这个已经在FPGA设计的范畴之内，只不过是利用FPGA这个平台搭建的一个嵌入式系统的底层硬件环境，然后设计者主要是在上面进行嵌入式软件开发而已。设计对于FPGA本身的设计时相当少的。但如果涉及到需要在FPGA做专门的算法加速，实际上需要用到第二个方向的知识，而如果需要设计专用的接口电路则需要用到第一个方向的知识。就目前SOPC方向发展其实远不如第一和第二个方向，其主要原因是因为SOPC以FPGA为主，或者是在FPGA内部的资源实现一个“软”的处理器，或者是在FPGA内部嵌入一个处理器核。但大多数的嵌入式设计却是以软件为核心，以现有的硬件发展情况来看，多数情况下的接口都已经标准化，并不需要那么大的FPGA逻辑资源去设计太过复杂的接口。而且就目前看来SOPC相关的开发工具还非常的不完善，以ARM为代表的各类嵌入式处理器开发工具却早已深入人心，大多数以ARM为核心的SOC芯片提供了大多数标准的接口，大量成系列的单片机/嵌入式处理器提供了相关行业所需要的硬件加速电路，需要专门定制硬件场合确实很少。通常是在一些特种行业才会在这方面有非常迫切的需求。即使目前Xilinx将ARM的硬核加入到FPGA里面，相信目前的情况不会有太大

改观，不要忘了很多老掉牙的8位单片机还在嵌入式领域混呢，嵌入式主要不是靠硬件的差异而更多的是靠软件的差异来体现价值的。我曾经看好的是 cypress的Psoc这一想法。和SOPC系列不同，Psoc的思想史载SOC芯片里面去嵌入那么一小块FPGA，那这样其实可以满足嵌入式的那些微小的硬件接口差异，比如某个运用需要4个USB，而通常的处理器不会提供那么多，就可以用这么一块FPGA来提供多的USB接口。而另一种运用需要6个 UART，也可以用同样的方法完成。对于嵌入式设计公司来说他们只需要备货一种芯片，就可以满足这些设计中各种微小的差异变化。其主要的差异化仍然是通过软件来完成。但目前cypress过于封闭，如果其采用ARM作为处理器内核，借助其完整的工具链。同时开放IP合作，让大量的第三方为它提供IP设计，其实是很有希望的。但目前cypress的日子怕不太好过，Psoc的思想也不知道何时能够发光。

4、数字逻辑知识是根本。无论是FPGA的哪个方向，都离不开数字逻辑知识的支撑。FPGA说白了是一种实现数字逻辑的方式而已。如果连最基本的数字逻辑的知识都有问题，学习FPGA的愿望只是空中楼阁而已。而这，恰恰是很多菜鸟最不愿意去面对的问题。数字逻辑是任何电子电气类专业的专业基础知识，也是必须要学好的一门课。很多人无非是学习了，考个试，完了。如果不能将数字逻辑知识烂熟于心，养成良好的设计习惯，学FPGA到最后仍然是雾里看花水中望月，始终是一场空的。以上四条只是我目前总结菜鸟们在学习FPGA时所最容易跑偏的地方，FPGA的学习其实就像学习围棋一样，学会如何在棋盘上落子很容易，成为一位高手却是难上加难。要真成为李昌镐那样的神一般的选手，除了靠刻苦专研，恐怕还确实得要一点天赋。

第二篇：如何学习fpga

如何学习FPGA

关键词：工作人员, 硬件, 设计, FPGA

掌握FPGA可以找到一份很好的工作，对于有经验的工作人员，使用FPGA可以让设计变得非常有灵活性。掌握了FPGA设计，单板硬件设计就非常容易(不是系统设计)，特别是上大学时如同天书的逻辑时序图，看起来就非常亲切。但FPGA入门却有一定难度，因为它不像软件设计，只要有一台计算机，几乎就可以完成所有的设计。FPGA设计与硬件直接相关，需要实实在在的调试仪器，譬如示波器等。这些硬件设备一般比较昂贵，这就造成一定的入门门槛，新人在入门时遇到一点问题或者困难，由于没有调试设备，无法定位问题，最后可能就会放弃。其实这时如果有人稍微指点一下，这个门槛很容易就过去。我用FPGA做设计很多年了，远达不到精通的境界，只是熟悉使用，在这里把我对FPGA学习步骤理解写出来，仅是作为一个参考，不对的地方，欢迎大家讨论和指正。

FPGA学习步骤

1、工欲善其事，必先利其器。

计算机必不可少。目前FPGA应用较多的是Altera和xilinx这两个公司，可以选择安装quartusII或者ISE软件。这是必备的软件环境。

硬件环境还需要下载器、目标板。虽然有人说没有下载器和目标板也可学习fpga，但那总是纸上谈兵。这就像谈女朋友，总是嘴上说说，通个电话，连个手都没牵，能说人家是你朋友?虽说搭建硬件环境需要花费，但想想，硬件环境至多几百元钱，你要真的掌握FPGA的设计，起薪比别人都不止高出这么多。这点花费算什么?

FPGA学习步骤

2、熟悉verilog语言或者vhdl语言，熟练使用quartusII或者ISE软件。

VHDL和verilog各有优点，选择一个，建议选择verilog。熟练使用设计软件，知道怎样编译、仿真、下载等过程。

起步阶段不希望报一些培训班，除非你有钱，或者运气好，碰到一个水平高、又想把自己的经验和别人共享的培训老师，不然的话，培训完后总会感觉自己是一个冤大头。入门阶段可以在利用网络资源完成。

FPGA学习步骤

3、设计一个小代码，下载到目标板看看结果

此时可以设计一个最简答的程序，譬如点灯。如果灯在闪烁了，表示基本入门了。如果此时能够下载到FPGA外挂的flash，FPGA程序能够从flash启动,表明FPGA的最简单设计你已经成功，可以到下一步。

FPGA学习步骤

4、设计稍微复杂的代码，下载到目标板看看结果。

可以设计一个UART程序，网上有参考，你要懂RS232协议和FPGA内置的逻辑分析仪。网上下载一个串口调试助手，调试一番，如果通信成功了，恭喜，水平有提高。进入下一步。

FPGA学习步骤

5、设计复杂的代码，下载到目标板看看结果。

譬如sdram的程序，网上也有参考，这个设计难度有点大。可用串口来调试sdram，把串口的数据存储到sdram，然后读回，如果成功，那你就比较熟悉FPGA设计了

FPGA学习步骤

6、设计高速接口，譬如ddr2或者高速串行接口

这要对FPGA的物理特性非常了解，而且要懂得是时序约束等设计方法，要看大量的原厂文档，这部分成功了，那就对FPGA的物理接口掌握很深，你就是设计高手了

FPGA学习步骤

7、设计一个复杂的协议

譬如USB、PCIexpress、图像编解码等，锻炼对系统的整体把握和逻辑划分。完成这些，你就是一个一流的高手、FPGA学习步骤

8、学习再学习

学习什么，我也不知道，我只知道“学无止境，山外有山”。

现在很多FPGA工程师，没找到合适，我觉得很多人从开始的时候就误入歧途了，对新手学习FPGA设计我也说一点看法吧。我认为要从基础开始做，基础牢，才有成为高手的可能。

我觉得FPGA学习有以下几步必须要走：

第一步：学习了解FPGA结构，FPGA到底是什么东西，芯片里面有什么，不要开始就拿个开发板照着别人的东西去编程。很多开发板的程序写的很烂，我也做过一段时间的开发板设计，我觉得很大程度上，开发板在误人子弟。不过原厂提供的正品开发板，代码很优秀的，可以借鉴。只有了解了FPGA内部的结构才能明白为什么写Verilog和写C整体思路是不一样的。

第二步：掌握FPGA设计的流程。了解每一步在做什么，为什么要那么做。很多人都是不就是那几步吗，有什么奇怪的?呵呵，我想至少有一半以上的人不知道synthesize和traslate的区别吧。

了解了FPGA的结构和设计流程才有可能知道怎么去优化设计，提高速度，减少资源，不要急躁，不要去在为选择什么语言和选择哪个公司的芯片上下功夫。语言只是一个表达的方式，重要的是你的思维，没有一个好的指导思想，语言用得再好，不过是个懂语言的人。

第三步：开始学习代码了。我建议要学代码的人都去Altera或Xilinx的网站上下原厂工程师的代码学习。不要一开始就走入误区。

第四步：template很重要。能不能高效利用FPGA资源，一是了解fpga结构，二是了解欲实现的逻辑功能和基本机构，三是使用正确的模板。FPGA内部器件种类相对较单一，用好模板，你的逻辑才能被高效的综合成FPGA擅长表达的结构：)

做FPGA主要是要有电路的思想，作为初学者，往往对器件可能不是熟悉，那么应该对于数字电路的知识很熟悉吧，FPGA中是由触发器和查找表以及互联线等基本结构组成的，其实在我们在代码里面能够看到的就是与非门以及触发器，不要把verilog和c语言等同起来，根本就是不同的东西，没有什么可比性，在写一句程序的时候应该想到出来的是一个什么样的电路，计数

器 选择器 三态门等等，理解时序，逻辑是一拍一拍的东西，在设计初期想的不是很清楚的时候可以画画时序图，这样思路会更加的清晰，还有就是仿真很重要，不要写完程序就去往FPGA中去加载，首先要仿真，尤其是对比较大型一点的程序，想像自己是在做asic，是没有二次机会的，所以一定要把仿真做好，还有很多新手对于语言的学习不知道选vhdl好还是verilog好，个人偏好verilog，当然不是说vhdl不好，反正写出来的都是电路，那当然就不要在语言的语法上面花太多的功夫了，verilog 言简意赅assign always case if else 掌握这些几乎可以写出90%的电路了，上面是我对FPGA学习的一些愚见，希望对大家有所帮助。

第三篇：浅谈FPGA学习

为什么大量的人会觉得FPGA难学？一位高人决心开贴来详细讲一下菜鸟觉得FPGA难学的几大原因。

1、不熟悉FPGA的内部结构，不了解可编程逻辑器件的基本原理。

FPGA为什么是可以编程的？恐怕很多菜鸟不知道，他们也不想知道。因为他们觉得这是无关紧要的。他们潜意识的认为可编程嘛，肯定就是像写软件一样啦。软件编程的思想根深蒂固，看到Verilog或者VHDL就像看到C语言或者其它软件编程语言一样。一条条的读，一条条的分析。如果这些菜鸟们始终拒绝去了解为什么FPGA是可以编程的，不去了解FPGA的内部结构，要想学会FPGA恐怕是天方夜谭。虽然现在EDA软件已经非常先进，像写软件那样照猫画虎也能综合出点东西，但也许只有天知道EDA软件最后综合出来的到底是什么。也许点个灯，跑个马还行。这样就是为什么很多菜鸟学了N久以后依然是一个菜鸟的原因。那么FPGA为什么是可以“编程”的呢？首先来了解一下什么叫“程”。启示“程”只不过是一堆具有一定含义的01编码而已。编程，其实就是编写这些01编码。只不过我们现在有了很多开发工具，通常都不是直接编写这些01编码，而是以高级语言的形式来编写，最后由开发工具转换为这种01编码而已。对于软件编程而言，处理器会有一个专门的译码电路逐条把这些01编码翻译为各种控制信号，然后控制其内部的电路完成一个个的运算或者是其它操作。所以软件是一条一条的读，因为软件的操作是一步一步完成的。而FPGA的可编程，本质也是依靠这些01编码实现其功能的改变，但不同的是FPGA之所以可以完成不同的功能，不是依靠像软件那样将01编码翻译出来再去控制一个运算电路，FPGA里面没有这些东西。FPGA内部主要有三块：可编程的逻辑单元、可编程的连线和可编程的IO模块。可编程的逻辑单元是什么？其基本结构由某种存储器（SRAM、FLASH等）制成的4输入或6输入1输出地“真值表”加上一个D触发器构成。任何一个4输入1输出组合逻辑电路，都有一张对应的“真值表”，同样的如果用这么一个存储器制成的4输入1输出地“真值表”，只需要修改其“真值表”内部值就可以等效出任意4输入1输出的组合逻辑。这些“真值表”内部值是什么？就是那些01编码而已。如果要实现时序逻辑电路怎么办？这不又D触发器嘛，任何的时序逻辑都可以转换为组合逻辑+D触发器来完成。但这毕竟只实现了4输入1输出的逻辑电路而已，通常逻辑电路的规模那是相当的大哦。那怎么办呢？这个时候就需要用到可编程连线了。在这些连线上有很多用存储器控制的连接点，通过改写对应存储器的值就可以确定哪些线是连上的而哪些线是断开的。这就可以把很多可编程逻辑单元组合起来形成大型的逻辑电路。最后就是可编程的IO，这其实是FPGA作为芯片级使用必须要注意的。任何芯片都必然有输入引脚和输出引脚。有可编程的IO可以任意的定义某个非专用引脚（FPGA中有专门的非用户可使用的测试、下载用引脚）为输入还是输出，还可以对IO的电平标准进行设置。总归一句话，FPGA之所以可编程是因为可以通过特殊的01代码制作成一张张“真值表”，并将这些“真值表”组合起来以实现大规模的逻辑功能。不了解FPGA内部结构，就不能明白最终代码如何变到FPGA里面去的。也就无法深入的了解如何能够充分运用FPGA。现在的FPGA，不单单是有前面讲的那三块，还有很多专用的硬件功能单元，如何利用好这些单元实现复杂的逻辑电路设计，是从菜鸟迈向高手的路上必须要克服的障碍。而这一切，还是必须先从了解FPGA内部逻辑及其工作原理起。

2、错误理解HDL语言，怎么看都看不出硬件结构。

HDL语言的英语全称是：Hardware Description Language，注意这个单词Description，而不是Design。老外为什么要用Description这个词而不是Design呢？因为HDL确实不是用来设计硬件的，而仅仅是用来描述硬件的。描述这个词精确地反映了HDL语言的本质，HDL语言不过是已知硬件电路的文本表现形式而已，只是将以后的电路用文本的形式描述出来而已。而在编写语言之前，硬件电路应该已经被设计出来了。语言只不过是将这种设计转化为文字表达形式而已。但是很多人就不理解了，既然硬件都已经被设计出来了，直接拿去制作

部就完了，为什么还要转化为文字表达形式再通过EDA工具这些麻烦的流程呢？其实这就是很多菜鸟没有了解设计的抽象层次的问题，任何设计包括什么服装、机械、广告设计都有一个抽象层次的问题。就拿广告设计来说吧，最初的设计也许就是一个概念，设计出这个概念也是就是一个点子而已，离最终拍成广告还差得很远。硬件设计也是有不同的抽象层次，每一个层次都需要设计。最高的抽象层次为算法级、然后依次是体系结构级、寄存器传输级、门级、物理版图级。使用HDL的好处在于我们已经设计好了一个寄存器传输级的电路，那么用HDL描述以后转化为文本的形式，剩下的向更低层次的转换就可以让EDA工具去做了，这就大大的降低了工作量。这就是可综合的概念，也就是说在对这一抽象层次上硬件单元进行描述可以被EDA工具理解并转化为底层的门级电路或其他结构的电路。在FPGA设计中，就是在将这以抽象层级的意见描述成HDL语言，就可以通过FPGA开发软件转化为问题1中所述的FPGA内部逻辑功能实现形式。HDL也可以描述更高的抽象层级如算法级或者是体系结构级，但目前受限于EDA软件的发展，EDA软件还无法理解这么高的抽象层次，所以HDL描述这样抽象层级是无法被转化为较低的抽象层级的，这也就是所谓的不可综合。所以在阅读或编写HDL语言，尤其是可综合的HDL，不应该看到的是语言本身，而是要看到语言背后所对应的硬件电路结构。如果看到的HDL始终是一条条的代码，那么这种人永远摆脱不了菜鸟的宿命。假如哪一天看到的代码不再是一行行的代码而是一块一块的硬件模块，那么恭喜脱离了菜鸟的级别，进入不那么菜的鸟级别。

3、FPGA本身不算什么，一切皆在FPGA之外这一点恐怕也是很多学FPGA的菜鸟最难理解的地方。

FPGA是给谁用的？很多学校解释为给学微电子专业或者集成电路设计专业的学生用的，其实这不过是很多学校受资金限制，买不起专业的集成电路设计工具而用FPGA工具替代而已。其实FPGA是给设计电子系统的工程师使用的。这些工程师通常是使用已有的芯片搭配在一起完成一个电子设备，如基站、机顶盒、视频监控设备等。当现有芯片无法满足系统的需求时，就需要用FPGA来快速的定义一个能用的芯片。前面说了，FPGA里面无法就是一些“真值表”、触发器、各种连线以及一些硬件资源，电子系统工程师使用FPGA进行设计时无非就是考虑如何将这些以后资源组合起来实现一定的逻辑功能而已，而不必像IC设计工程师那样一直要关注到最后芯片是不是能够被制造出来。本质上和利用现有芯片组合成不同的电子系统没有区别，只是需要关注更底层的资源而已。要想把FPGA用起来还是简单的，因为无非就是那些资源，在理解了前面两点再搞个实验板，跑跑实验，做点简单的东西是可以的。而真正要把FPGA用好，那光懂点FPGA知识就远远不够了。因为最终要让FPGA里面的资源如何组合，实现何种功能才能满足系统的需要，那就需要懂得更多更广泛的知识。

目前FPGA的应用主要是三个方向：

第一个方向，也是传统方向主要用于通信设备的高速接口电路设计，这一方向主要是用FPGA处理高速接口的协议，并完成高速的数据收发和交换。这类应用通常要求采用具备高速收发接口的FPGA，同时要求设计者懂得高速接口电路设计和高速数字电路板级设计，具备EMC/EMI设计知识，以及较好的模拟电路基础，需要解决在高速收发过程中产生的信号完整性问题。FPGA最初以及到目前最广的应用就是在通信领域，一方面通信领域需要高速的通信协议处理方式，另一方面通信协议随时在修改，非常不适合做成专门的芯片。因此能够灵活改变功能的FPGA就成为首选。到目前为止FPGA的一半以上的应用也是在通信行业。

第二个方向，可以称为数字信号处理方向或者数学计算方向，因为很大程度上这一方向已经大大超出了信号处理的范畴。例如早就在2006年就听说老美将FPGA用于金融数据分析，后来又见到有将FPGA用于医学数据分析的案例。在这一方向要求FPGA设计者有一定的数学功底，能够理解并改进较为复杂的数学算法，并利用FPGA内部的各种资源使之能够变为实际的运算电路。目前真正投入实用的还是在通信领域的无线信号处理、信道编解码以及图像信号处理等领域，其它领域的研究正在开展中，之所以没有大量实用的主要原因还是因为学金融的、学医学的不了解这玩意。不过最近发现欧美有很多电子工程、计算机类的博士转入到金融行业，开展金融信号处理，相信随着转入的人增加，FPGA在其它领域的数学计算功能会更好的发挥出来，而我也有意做一些这些方面的研究。不过国内学金融的、学医的恐怕连数学都很少用到，就不用说用FPGA来帮助他们完成数学_运算了，这个问题只有再议了。

第三个方向，就是所谓的SOPC方向，其实严格意义上来说这个已经在FPGA设计的范畴之外，只不过是利用FPGA这个平台搭建的一个嵌入式系统的底层硬件环境，然后设计者主要是在上面进行嵌入式软件开发而已。设计对于FPGA本身来说是相当少的。但如果涉及到需要在FPGA做专门的算法加速，实际上需要用到第二个方向的知识，而如果需要设计专用的接口电路则需要用到第一个方向的知识。

就目前SOPC方向发展其实远不如第一和第二个方向，其主要原因是因为SOPC以FPGA为主，或者是在FPGA内部的资源实现一个“软”的处理器，或者是在FPGA内部嵌入一个处理器核。但大多数的嵌入式设计却是以软件为核心，以现有的硬件发展情况来看，多数情况下的接口都已经标准化，并不需要那么大的FPGA逻辑资源去设计太过复杂的接口。而且就目前看来SOPC相关的开发工具还非常的不完善，以ARM为代表的各类嵌入式处理器开发工具早已深入人心，大多数以ARM为核心的SOC芯片提供了大多数标准的接口，大量成系列的单片机/嵌入式处理器提供了相关行业所需要的硬件加速电路，需要专门定制硬件场合确实很少。通常是在一些特种行业才会在这方面有非常迫切的需求。即使目前Xilinx将ARM的硬核加入到FPGA里面，相信目前的情况不会有太大改观，不要忘了很多老掉牙的8位单片机还在嵌入式领域混呢，嵌入式主要不是靠硬件的差异而更多的是靠软件的差异来体现价值的。我曾经看好的是cypress的Psoc这一想法。和SOPC系列不同，Psoc的思想是在SOC芯片里面去嵌入那么一小块FPGA，那这样其实可以满足嵌入式的那些微小的硬件接口差异，比如某个运用需要4个USB，而通常的处理器不会提供那么多，就可以用这么一块FPGA来提供多的USB接口。而另一种运用需要6个UART，也可以用同样的方法完成。对于嵌入式设计公司来说他们只需要备货一种芯片，就可以满足这些设计中各种微小的差异变化。其主要的差异化仍然是通过软件来完成。但目前cypress过于封闭，如果其采用ARM作为处理器内核，借助其完整的工具链。同时开放IP合作，让大量的第三方为它提供IP设计，其实是很有希望的。但目前cypress的日子怕不太好过，Psoc的思想也不知道何时能够发光。

4、数字逻辑知识是根本。

无论是FPGA的哪个方向，都离不开数字逻辑知识的支撑。FPGA说白了是一种实现数

字逻辑的方式而已。如果连最基本的数字逻辑的知识都有问题，学习FPGA的愿望只是空中楼阁而已。而这，恰恰是很多菜鸟最不愿意去面对的问题。数字逻辑是任何电子电气类专业的专业基础知识，也是必须要学好的一门课。很多人无非是学习了，考个试，完了。如果不能将数字逻辑知识烂熟于心，养成良好的设计习惯，学FPGA到最后仍然是雾里看花水中望月，始终是一场空的。以上四条只是我目前总结菜鸟们在学习FPGA时所最容易跑偏的地方，FPGA的学习其实就像学习围棋一样，学会如何在棋盘上落子很容易，成为一位高手却是难上加难。

第四篇：FPGA学习经验总结

FPGA是什么？FPGA现状？怎样学习FPGA？

FPGA是什么？

FPGA是什么？FPGA现状？怎样学习FPGA？

FPGA是什么介绍

FPGA是现场可编程门阵列的简称，FPGA的应用领域最初为通信领域，但目前，随着信息产业和微电子技术的发展，可编程逻辑嵌入式系统设计技术已经成为信息产业最热门的技术之一，应用范围遍及航空航天、医疗、通讯、网络通讯、安防、广播、汽车电子、工业、消费类市场、测量测试等多个热门领域。并随着工艺的进步和技术的发展，向更多、更广泛的应用领域扩展。越来越多的设计也开始以ASIC转向FPGA，FPGA正以各种电子产品的形式进入了我们日常生活的各个角落。

FPGA人才需求

中国每年对于FPGA设计人才的需求缺口巨大，FPGA设计人才的薪水也是行业内最高的。目前，美国已有FPGA人才40多万，中国台湾地区也有7万多，而中国内地仅有1万左右，可见中国渴望有更多的FPGA人才涌现出来。

如何学习FPGA？

FPGA对我们如此重要，那么对于初学者来说，到底该如何学习FPGA呢？学习一门技术最好有合适的指导老师，这样对掌握FPGA技术更容易，可惜的是大部分的学校还未开设相关的课程，也缺少具有实践经验的老师，那么如何才能找到一种捷径帮助初学者快速学会如此具有竞争力的技术呢？

（1）掌握FPGA的编程语言

在学习一门技术之前我们往往从它的编程语言开始，如同学习单片机一样，我们从C语言开始入门，当掌握了C语言之后，开发单片机应用程序也就不是什么难事了。学习FPGA也是如此，FPGA的编程语言有两种：VHDL和Verilog，这两种语言都适合用于FPGA的编程，VHDL是由美国军方组织开发的，在1987年就成为了IEEE的标准；而Verilog则是由一家民间企业的私有财产转移过来的，由于其优越性特别突出，于是在1995年也成为了IEEE标准。VHDL在欧洲的应用较为广泛，而Verilog在中国、美国、日本、台湾等地应用较为广泛，作者比较推崇是Verilog，因为它非常易于学习，很类似于C语言，如果具有C语言基础的人，只需要花很少的时间便能迅速掌握Verilog，而VHDL则较为抽象，学习的时间较长。作为在校大学生，学习Verilog的最好时期是在大学二年级开设《电子技术基础（数字部分）》时同步学习，不仅能够理解数字电路实现的方式，更能通过FPGA将数字电路得以实现。大

三、大四的学生还可以进一步强化学习Verilog，建议以北京航天航空大学出版社出版的由夏宇闻教授编写的《Verilog数字系统设计教程（第二版）》作为蓝本，本书比较全面地、详细地介绍了Verilog的基本语法。如果是其他初学者，可以直接借助《Verilog数字系统设计教程（第二版）》和本书即能全面掌握Verilog的语法，这是学习FPGA的第一步，也是必不可少的一步。

（2）FPGA实验尤为重要

除了学习编程语言以外，更重要的是实践，将自己设计的程序能够在真正的FPGA里运行起来，这时我们需要选一块板子进行实验，一般的红色飓风的板子基本上可以满足大家的需求，大家感兴趣的不妨买一块做做实验。

（3）FPGA培训不可忽视

在有条件的情况下，参加FPGA的培训可以在短时间内大幅提升自己的水平，因为有老师带着可以省去了很多弯路。笔者在网上发现一个北京至芯科技FPGA培训班http:/// 感兴趣的朋友可以去看看,网上也有很多的视频资源,也可下下来看看.我想只要大家想学FPGA,想从事FPGA工作,总会有办法找到适合自己的方法

如何学习FGPA

第一步：学习了解FPGA结构，FPGA到底是什么东西，芯片里面有什么，不要开始就拿个开发板照着别人的东西去编程。很多开发板的程序写的很烂，我也做过一段时间的开发板设计，我觉得很大程度上，开发板在误人子弟。不过原厂提供的正品开发板，代码很优秀的，可以借鉴。只有了解了FPGA内部的结构才能明白为什么写Verilog和写C整体思路是不一样的。

第二步：掌握FPGA设计的流程。了解每一步在做什么，为什么要那么做。很多人都是不就是那几步吗，有什么奇怪的？呵呵，我想至少有一半以上的人不知道synthesize和traslate的区别吧。

了解了FPGA的结构和设计流程才有可能知道怎么去优化设计，提高速度，减少资源，不要急躁，不要去在为选择什么语言和选择哪个公司的芯片上下功夫。语言只是一个表达的方式，重要的是你的思维，没有一个好的指导思想，语言用得再好，不过是个懂语言的人。第三步：开始学习代码了。我建议要学代码的人都去Altera或Xilinx的网站上下原厂工程师的代码学习。不要一开始就走入误区

做fpga主要是要有电路的思想：

作为初学者，往往对器件可能不是熟悉，那么应该对于数字电路的知识很熟悉吧，fpga中是由触发器和查找表以及互联线等基本结构组成的，其实在我们在代码里面能够看到的就是与非门以及触发器，不要把verilog和c语言等同起来，根本就是不同的东西，没有什么可比性，在写一句程序的时候应该想到出来的是一个什么样的电路，计数器 选择器 三态门等等，理解时序，逻辑是一拍一拍的东西，在设计初期想的不是很清楚的时候可以画画时序图，这样思路会更加的清晰，还有就是仿真很重要，不要写完程序就去往fpga中去加载，首先要仿真，尤其是对比较大型一点的程序，想象自己是在做asic，是没有二次机会的，所以一定要把仿真做好，还有很多新手对于语言的学习不知道选vhdl好还是verilog好，个人偏好verilog，当然不是说vhdl不好，反正写出来的都是电路，那当然就不要在语言的语法上面花太多的功夫了，verilog 言简意赅

assignalwayscase if else 掌握这些几乎可以写出90%的电路了，Verilog经验谈

规范很重要

工作过的朋友肯定知道，公司里是很强调规范的，特别是对于大的设计（无论软件还是硬件），不按照规范走几乎是不可实现的。逻辑设计也是这样：如果不按规范做的话，过一个月后调试时发现有错，回头再看自己写的代码，估计很多信号功能都忘了，更不要说检错了；如果一个项目做了一半一个人走了，接班的估计得从头开始设计；如果需要在原来的版本基础上增加新功能，很可能也得从头来过，很难做到设计的可重用性。在逻辑方面，我觉得比较重要的规范有这些：

1.设计必须文档化。要将设计思路，详细实现等写入文档，然后经过严格评审通过后才能进行下一步的工作。这样做乍看起来很花时间，但是从整个项目过程来看，绝对要比一上来就写代码要节约时间，且这种做法可以使项目处于可控、可实现的状态。

2.代码规范。

a.设计要参数化。比如一开始的设计时钟周期是30ns，复位周期是5个时钟周期，我们可以这么写：

parameterCLK_PERIOD = 30;

parameterRST_MUL_TIME = 5;

parameterRST_TIME = RST_MUL_TIME * CLK_PERIOD;

...rst_n = 1'b0;

# RST_TIME rst_n = 1'b1;

...# CLK_PERIOD/2 clk <= ~clk;

如果在另一个设计中的时钟是40ns，复位周期不变，我们只需对CLK_PERIOD进行重新例化就行了，从而使得代码更加易于重用。

b.信号命名要规范化。

1)信号名一律小写，参数用大写。

2)对于低电平有效的信号结尾要用_n标记，如rst_n。

3)端口信号排列要统一，一个信号只占一行，最好按输入输出及从哪个模块来到哪个模块去的关系排列，这样在后期仿真验证找错时后方便很多。如： module a（//input

clk,rst_n,//globle signal

wren,rden,avalon_din,//related to avalon bus

sdi,//related to serial port input

//output

data_ready,avalon_dout, //related to avalon bus

...);

4)一个模块尽量只用一个时钟，这里的一个模块是指一个module或者是一个entity。在多时钟域的设计中涉及到跨时钟域的设计中最好有专门一个模块做时钟域的隔离。这样做可以让综合器综合出更优的结果。

5)尽量在底层模块上做逻辑，在高层尽量做例化，顶层模块只能做例化，禁止出现任何胶连逻辑（glue logic），哪怕仅仅是对某个信号取反。理由同上。

6)在FPGA的设计上禁止用纯组合逻辑产生latch，带D触发器的latch的是允许的，比如配置寄存器就是这种类型。

7)一般来说，进入FPGA的信号必须先同步，以提高系统工作频率（板级）。

8）所有模块的输出都要寄存器化，以提高工作频率，这对设计做到时序收敛也是极有好处的。

9)除非是低功耗设计，不然不要用门控时钟--这会增加设计的不稳定性，在要用到门控时钟的地方，也要将门控信号用时钟的下降沿 打一拍再输出与时钟相与。

clk_gate_en------------

-----------------|DQ |------------------| gate_clk

_out

||---------|)--------

------o|>|||/

clk|--------|----

-----

10)禁止用计数器分频后的信号做其它模块的时钟，而要用改成时钟使能的方式，否则这种时钟满天飞的方式对设计的可靠性极为不利，也大大增加了静态时序分析的复杂性。如FPGA的输入时钟是25M的，现在系统内部要通过RS232与PC通信，要以rs232_1xclk的速率发送数据。不要这样做：always(posedge rs232_1xclk or negedge rst_n)

begin

...end

而要这样做：

always(posedge clk_25m or negedge rst_n)

begin

...else if(rs232_1xclk == 1'b1)

...end

11)状态机要写成3段式的(这是最标准的写法)，即

...always @(posedge clk or negedge rst_n)

...current_state <= next_state;

...always @(current_state...)

...case(current_state)

...s1:

if...next_state = s2;

......always @(posedge clk or negedge rst_n)

...else

a <= 1'b0;

c <= 1'b0;

c <= 1'b0;//赋默认值

case(current_state)

s1:

a <= 1'b0;//由于上面赋了默认值，这里就不用再对b、c赋值了(b、c在该状态为0，不会产生锁存器，下同)s2:

b <= 1'b1;

s3:

c <= 1'b1;

default:

......3.ALTERA参考设计准则

1)Ensure Clock, Preset, and Clear configurations are free of glitch

es.2)Never use Clocks consisting of more than one level of combinatori

al logic.3)Carefully calculate setup times and hold times for multi-Clock sy

stems.4)Synchronize signals between flipflops in multi-Clock systems when

the setup and hold time requirements cannot be met.5)Ensure that Preset and Clear signals do not contain race conditio

ns.6)Ensure that no other internal race conditions exist.7)Register all glitch-sensitive outputs.Synchronize all asynchronous inputs.9)Never rely on delay chains for pin-to-pin or internal delays.10)Do not rely on Power-On Reset.Use a master Reset pin to clear al

l flipflops.11)Remove any stuck states from state machines or synchronous logic.其它方面的规范一时没有想到，想到了再写，也欢迎大家补充。

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时序是设计出来的我的boss有在华为及峻龙工作的背景，自然就给我们讲了一些华为及altera做逻辑的一些东西，而我们的项目规范，也基本上是按华为的那一套去做。在工作这几个月中，给我感触最深的是华为的那句话：时序是设计出来的，不是仿出来的，更不是湊出来的。

在我们公司，每一个项目都有很严格的评审，只有评审通过了，才能做下一步的工作。以做逻辑为例，并不是一上来就开始写代码，而是要先写总体设计方案和逻辑详细设计方案，要等这些方案评审通过，认为可行了，才能进行编码，一般来说这部分工作所占的时间要远大于编码的时间。

总体方案主要是涉及模块划分，一级模块和二级模块的接口信号和时序（我们要求把接口信号的时序波形描述出来）以及将来如何测试设计。在这一级方案中，要保证在今后的设计中时序要收敛到一级模块（最后是在二级模块中）。什么意思呢？我们在做详细设计的时候，对于一些信号的时序肯定会做一些调整的，但是这种时序的调整最多只能波及到本一级模块，而不能影响到整个设计。记得以前在学校做设计的时候，由于不懂得设计时序，经常因为有一处信号的时序不满足，结果不得不将其它模块信号的时序也改一下，搞得人很郁闷。在逻辑详细设计方案这一级的时候，我们已经将各级模块的接口时序都设计出来了，各级模块内部是怎么实现的也基本上确定下来了。由于做到这一点，在编码的时候自然就很快了，最重要的是这样做后可以让设计会一直处于可控的状态，不会因为某一处的错误引起整个设计从头进行。

如何提高电路工作频率

对于设计者来说，我们当然希望我们设计的电路的工作频率（在这里如无特别说明，工作频率指FPGA片内的工作频率）尽量高。我们也经常听说用资源换速度，用流水的方式可以提高工作频率，这确实是一个很重要的方法，今天我想进一步去分析该如何提高电路的工作频率。

我们先来分析下是什么影响了电路的工作频率。

我们电路的工作频率主要与寄存器到寄存器之间的信号传播时延及clock skew有关。在FPGA内部如果时钟走长线的话，clock skew很小，基本上可以忽略, 在这里为了简单起见，我们只考虑信号的传播时延的因素。信号的传播时延包括寄存器的开关时延、走线时延、经过组合逻辑的时延（这样划 分或许不是很准确，不过对分析问题来说应该是没有可以的），要提高电路的工作频率，我们就要在这三个时延中做文章，使其尽可能的小。

我们先来看开关时延，这个时延是由器件物理特性决定的，我们没有办法去改变，所以我们只能通过改变走线方式和减少组合逻辑的方法来提高工作频率。

1.通过改变走线的方式减少时延。

以altera的器件为例，我们在quartus里面的timing closure floorplan可以看到有很多条条块块，我们可以将条条块块按行和按列分，每一个条块代表1个LAB，每个LAB里有8个或者是10个LE。它们的走线时延的关系如下：同一个LAB中（最快）< 同列或者同

行 < 不同行且不同列。我们通过给综合器加适当的约束（不可贪心，一般以加5%裕量较为合适，比如电路工作在100Mhz，则加约束加到105Mhz就可以了，贪心效果反而不好，且极大增加综合时间）可以将相关的逻辑在布线时尽量布的靠近一点，从而减少走线的时延。（注：约束的实现不完全是通过改进布局布线方式去提高工作频率，还有其它的改进措施）

2.通过减少组合逻辑的减少时延。

上面我们讲了可以通过加约束来提高工作频率，但是我们在做设计之初可万万不可将提高工作频率的美好愿望寄托在加约束上，我们要通过合理的设计去避免出现大的组合逻辑，从而提高电路的工作频率，这才能增强设计的可移植性，才可以使得我们的设计在移植到另一同等速度级别的芯片时还能使用。

我们知道，目前大部分FPGA都基于4输入LUT的，如果一个输出对应的判断条件大于四输入的话就要由多个LUT级联才能完成，这样就引入一级组合逻辑时延，我们要减少组合逻辑，无非就是要输入条件尽可能的少，这样就可以级联的LUT更少，从而减少了组合逻辑引起的时延。

我们平时听说的流水就是一种通过切割大的组合逻辑（在其中插入一级或多级D触发器，从而使寄存器与寄存器之间的组合逻辑减少）来提高工作频率的方法。比如一个32位的计数器，该计数器的进位链很长，必然会降低工作频率，我们可以将其分割成4位和8位的计数，每当4位的计数器计到15后触发一次8位的计数器，这样就实现了计数器的切割，也提高了工作频率。

在状态机中，一般也要将大的计数器移到状态机外，因为计数器这东西一般是经常是大于4输入的，如果再和其它条件一起做为状态的跳变判据的话，必然会增加LUT的级联，从而增大组合逻辑。以一个6输入的计数器为例，我们原希望当计数器计到111100后状态跳变，现在我们将计数器放到状态机外，当计数器计到111011后产生个enable信号去触发状态跳变，这样就将组合逻辑减少了。

上面说的都是可以通过流水的方式切割组合逻辑的情况，但是有些情况下我们是很难去切割组合逻辑的，在这些情况下我们又该怎么做呢？

状态机就是这么一个例子，我们不能通过往状态译码组合逻辑中加入流水。如果我们的设计中有一个几十个状态的状态机，它的状态译码逻辑将非常之巨大，毫无疑问，这极有可能是设计中的关键路径。那我们该怎么做呢？还是老思路，减少组合逻辑。我们可以对状态的输出进行分析，对它们进行重新分类，并根据这个重新定义成一组组小状态机，通过对输入进行选择(case语句)并去触发相应的小状态机，从而实现了将大的状态机切割成小的状态机。在ATA6的规范中（硬盘的标准），输入的命令大概有20十种，每一个命令又对应很多种状态，如果用一个大的状态机（状态套状态）去做那是不可 想象的，我们可以通过case语句去对命令进行译码，并触发相应的状态机，这样做下来这一个模块的频率就可以跑得比较高了。

总结：提高工作频率的本质就是要减少寄存器到寄存器的时延，最有效的方法就是避免出现大的组合逻辑，也就是要尽量去满足四输入的条件，减少

LUT级联的数量。我们可以通过加约束、流水、切割状态的方法提高工作频率。

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做逻辑的难点在于系统结构设计和仿真验证

刚去公司的时候BOSS就和我讲，做逻辑的难点不在于RTL级代码的设计，而在于系统结构设计和仿真验证方面。目前国内对可综合的设计强调的比较多，而对系统结构设计和仿真验证方面似乎还没有什么资料，这或许也从一个侧面反映了国内目前的设计水平还比较低下吧。

以前在学校的时候，总是觉得将RTL级代码做好就行了，仿真验证只是形式而已，所以对HDL的行为描述方面的语法不屑一顾，对testbench也一直不愿意去学--因为觉得画波形图方便；对于系统结构设计更是一点都不懂了。到了公司接触了些东西才发现完全不是这样。

其实在国外，花在仿真验证上的时间和人力大概是花在RTL级代码上的两倍，现在仿真验证才是百万门级芯片设计的关键路径。仿真验证的难点主要在于怎么建模才能完全和准确地去验证设计的正确性（主要是提高代码覆盖），在这过程中，验证速度也是很重要的。

验证说白了也就是怎么产生足够覆盖率的激励源，然后怎么去检测错误。我个人认为，在仿真验证中，最基本就是要做到验证的自动化。这也是为什么我们要写testbench的原因。在我现在的一个设计中，每次跑仿真都要一个小时左右（这其实算小设计）。

由于画波形图无法做到验证自动化，如果用通过画波形图来仿真的话，一是画波形会画死（特别是对于算法复杂的、输入呈统计分布的设计），二是看波形图要看死，三是检错率几乎为零。

那么怎么做到自动化呢？我个人的水平还很有限，只能简单地谈下BFM（bus function model，总线功能模型）。

以做一个MAC的core为例（背板是PCI总线），那么我们需要一个MAC_BFM和PCI_BFM及PCI_BM（PCI behavior model）。MAC_BFM的主要功能是产生以太网帧(激励源），随机的长度和帧头，内容也是随机的,在发送的同时也将其复制一份到PCI_BM中；PCI_BFM的功能则是仿PCI总线的行为，比如被测收到了一个正确帧后会向PCI总线发送一个请求，PCI_BFM则会去响应它，并将数据收进来；PCI_BM的主要功能是将MAC_BFM发送出来的东西与PCI_BFM接收到的东西做比较，由于它具有了MAC_BFM的发送信息和PCI_BFM的接收信息，只要设计合理，它总是可以自动地、完全地去测试被测是否工作正常，从而实现自动检测。

华为在仿真验证方面估计在国内来说是做的比较好的，他们已建立起了比较好的验证平台，大部分与通信有关的BFM都做好了，听我朋友说，现在他们只需要将被测放在测试平台中，并配置好参数，就可以自动地检测被测功能的正确与否。

在功能仿真做完后，由于我们做在是FPGA的设计，在设计时已经基本保证RTL级代码在综合结果和功能仿真结果的一致性，只要综合布局布线后的静态时序报告没有违反时序约束的警告，就可以下到板子上去调试了。事实上，在华为中兴，他们做FPGA的设计时也是不做时序仿真的，因为做时序仿真很花时间，且效果也不见得比看静态时序分析报告好。

当然了，如果是ASIC的设计话，它们的仿真验证的工作量要大一些，在涉及到多时钟域的设计时，一般还是做后仿的。不过在做后仿之前，也一般会先用形式验证工具和通过静态时序分序报告去查看有没有违反设计要求的地方，这样做了之后，后仿的工作量可以小很多。

在HDL语言方面，国内语言很多人都在争论VHDL和verilog哪个好，其实我个人认为这并没有多大的意义，外面的大公司基本上都是用verilog在做RTL级的代码，所以还是建议大家尽量学verilog。在仿真方面，由于VHDL在行为级建模方面弱于verilog，用VHDL做仿真模型的很少，当然也不是说verilog就好，其实verilog在复杂的行为级建模方面的能力也是有限的，比如目前它还不支持数组。在一些复杂的算法设计中，需要高级语言做抽象才能描述出行为级模型。在国外，仿真建模很多都是用System C和E语言，用verilog的都算是很落后的了，国内华为的验证平台好像是用System C写。在系统结构设计方面，由于我做的设计还不够大，还谈不上什么经验，只是觉得必须要具备一些计算机系统结构的知识才行。划分的首要依据是功能，之后是选择合适的总线结构、存储结构和处理器架构，通过系统结构划分要使各部分功能模块清晰，易于实现。这一部分我想过段时间有一点体会了再和大家分享，就先不误导大家了。

第五篇：fpga学习心得体会

fpga学习心得体会

1、该课程实现了通过usb 接口将代码与实验设备相结合的功能，并且使我对EL-S0PC4000 实验箱有了接触，了解并掌握了其所具备的一些功能，在实验中不仅使我学到了很多知识，并且其过程还充满了乐趣。

2、QuartusII 软件及FPGA 的设计与应用所采用的语言与我所学过的一些语言有所不同，该种语法与C 语言有一些相似之处，但在细枝末节上有该语言自己的习惯，这是学习这门语言的要点。学习一门语言并不是一周两周就能速成的，想要掌握这门语言还是需要日后自己不断地练习不断地积累经验，在完成一项工程后所带来的成就感也是使我持续学习的动力。

3、此外，该门课程与我之前学习的数电这门课程息息相关，他也是仿真了许多数电的一些电路，使我对数电的理解更加的深刻，既锻炼了我的动手能力，同时也锻炼了我的逻辑思维能力。在这几次的数电实验中，我收获颇多，我们经过老师的教导，学会了FPGA，Verilog编程，我们也学会了使用Quartus软件，并用电路板进行了多次FGPA实验，了解了Verilog的设计；实验中我学会了用Quartus软件绘图、编码以及与电路板的连接；实验中，我遇到了很多问题，但是经过老师和同学们的帮助，我都逐一的解决了这些问题并完成了实验。实验中我们收获最多重要的是，结合电路板进行代码的编译、调试，希望以后我们会有更多的机会学习了解verilog编程