第一篇：后端面试总结_v1
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1、下面是第一个真正的问题：
Why power stripes routed in the top metal layers? 为什么电源走线选用最上面的金属层？ 难度：1 1.高层更适合global routing.低层使用率比较高，用来做power的话会占用一些有用的资源，比如std cell 通常是m1 Pin。
2.EM能力不一样，一般顶层是低层的2~3倍。更适合电源布线。顶层金属通常比较厚，可以通过较大的电流
3.一般ip占用的层次都靠近下几层，如果上层没有被禁止routing的话，top layer 可以穿越，低层是不可能的，并且高层对下层的noise影响也小很多。
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2、Why do you use alternate routing approach HVH/VHV(Horizontal-Vertical-Horizontal/ Vertical-Horizontal-Vertical)? 为什么要使用横竖交替的走线方式？（感觉这个问题比较弱智，但是号称是intel的面试问题，晕！我憧憬和向往的圣地啊！！）难度：1 老是简单的问题比较无趣，问一个貌似简单，但是不容易回答完整的 1.有效利用布线资源，更利于布线 2．线间干扰最小
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3、How to fix x-talk violation？ 如何解决线间干扰？
难度：4（关于难度的定义，在第一题里面）
（应该至少有5大类解决办法，wire spacing, shielding, change layer之类的只算其中1类）1．增加受害网络的驱动能力upsize victim driver减小侵害网络的驱动能力 2．Double witch，double spacing，wire shileding 3．Insert buf in victim net 4．Victim的输入端改成hi-vth cell，hi-vth保证了再小纹波干扰下不发生翻转 5．改变timing windows @@
4、What are several factors to improve propagation delay of standard cell? 哪些因素可以影响标准单元的延迟？难度：3 答案应该包括 1）PVT 2）input transition，output load 3）Vth
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5、What would you do in order to not use certain cells from the library?如何禁止使用库里面的某些单元？难度：1 禁用就用set_dont_use禁止修改就用set_dont_touch @@
6、During the synthesis, what type of wire load model are often used? 做RTL综合时，经常使用的wire load model有哪几种？难度：2 注意：问题是wire load model，不是wire load mode，也不是delay model 答案：
1）zero wire load model 2）基于fanout的传统 WLM 3）基于物理位置（距离）的wire load model，在Cadence的RC中叫PLE，Synopsys叫DC Ultra Topographical 附加问题：
What types of delay model are used in digital design?(数字IC设计中有多少种类型的delay model)
答案：NLDM
CCS ECSM 还有一个现在基本不用了的—LDM @@
7、How delays are characterized using WLM(Wire Load Model)?使用一般的WLM（不是zero WLM，也不是按照物理位置算的DCT），DC是如何计算delay的？难度：2 DC在计算延时的时候，net的rc就要根据所选取的wrie load model来计算，计算时和输出的fanout决定 以smic13的smic13_wl10为例 wire_load(“smic13_wl10”){
resistance
: 8.5e-8;
capacitance
: 1.5e-4;
area
: 0.7;
slope
: 66.667;
fanout_length
(1,66.667);根据fanout值，由fanout(1,66.667)可以得出互连线长度为66.667，然后根据resistance和capacitance计算出互连线电容为1.5e-4*66.667，互连线电阻为8.5e-8*66.667，当然如果扇出值表中没有，就会用到slope，例如扇出为3时，此时估算的互连线长度为1*66.667+（3-1）*slope，再计算出RC值，然后DC由此计算net的延时。
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8、There are source clock clka(create_clock), and generated clock clkb by clka.In pre-CTS netlist, there is network latency in clka, how this latency propagates to clkb? In post-CTS netlist, What you need to do for this network latency? 假设有两个时钟，原始为clka，生成的时钟为clkb，在没有时钟树的网表中，clka的network latency会自动传递到clkb上吗？clkb的latency如何描述？ 在生成时钟树的网表中，如何处理network latency? clkb的latency又如何描述？难度：3
答案：
在pre-CTS时，clka的network latency会自动传到clkb上在post-CTS时，可以把network latency去掉，通过set_propagated_clock命令，让工具根据clock tree去计算实际的clock network latency @@
9、There are source clock clka(create_clock), and generated clock clkb by clka.how do you specify them in CTS spec file? Assume there is real timing path between clka and clkb.clkb是clka的生成时钟，在CTS的spec文件中如何定义这两个时钟？假设clka和clkb 间的FF有时序收敛的要求。难度：3 答案：
CTS的spec文件中定义 clka 是 root，clkb 为 through pin，再加上那些应该有的skew transition，insertion delay等就好了，其它的事CTS会给你做
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10、假设在pre-CTS的时序约束中，setup的clock uncertainty是由PLL jitter和clock tree skew两部分组成，那么
1）pre-CTS的时序约束中，hold的clock uncertainty是什么？
2）post-CTS的时序约束中，setup和hold的clock uncertainty要做什么样的修改？难度：2 答案：1）pre-CTS，setup的clock uncertainty = PLL jitter + clock tree skew hold的clock uncertainty = clock tree skew 2）post-CTS，setup的clock uncertainty = PLL jitter hold的clock uncertainty = 0
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11、What are various techniques to resolve routing congestion? 请详细解释解决走线阻塞的问题难度：4 提示：1）routing congestion发生在后端，前端一般不太考虑这个问题，需要后端自己去 办法解决，但是解决的办法不只在后端，也有一些方法需要前端的配合
2）阻塞有多种情形，要分别讨论，没有一个统一的解决办法。能够把大部分的阻塞情况列举出来，就已经够4级的水平啦
答案：
1）阻塞在RAM（macro）之间：可能RAM之间的距离没有计算正确，可以加大RAM之间的间距；扭转RAM的方向，使得RAM的IO pin朝向更容易走线的那边；如果是多个RAM共用地址或者数据线，尽量把RAM的地址数据pin对齐
2）阻塞出现在RAM和帮助单元交界的地方：在RAM周围加一条halo（keepout）；把RAM放在四周，尽量把中间留下的空间变成方形；在有阻塞的地方加一些由小的placement blockage组成的矩阵
3）阻塞出现在标准单元的某一块：也可以加一些由小的placement blockage组成的矩阵；module/instance padding；利用placement guide减少那块地方的标准单元个数；scan chain reordering也会改善一些阻塞；定义density上限；使用congestion driven的placement，并且要求place之后做congestion优化；在综合是禁止使用那些pin太多太密集的标准单元(多半是那些复杂的组合逻辑单元)；请前端使用RAM代替触发器矩阵；请前端修改算法
4）应该尽量减少power route占有的资源，谨慎选择power mesh使用的金属层，VIA的大小等。在detail route完成之后，你如果已经试了各种解决signal congestion的方法，还有少量DRC无法解决时，可以考虑切掉部分power mesh @@
12、How do you get better skew/insertion delays in CTS(Clock Tree Synthesis)? 如何得到更好的时钟树skew和insertion delay 难度：4 如果是用普通的CTS的方法，可以从下面几个方面着手。不太可能一次就把CTS做得很好，要反复调试各种参数，达到最佳效果。
1）合理的clock root和through pin。这个看似CTS会从SDC自动抓出来，但是并不一定是最好的，特别是多个clock相互有重叠的leaf pin时，要特别注意 2）不要用太大或者太小的clock buf/inv 3）选用RC最小的金属层。如果上面RC最小的金属层已经被占用，比如RC最小的top，top-1已经不够clock net时，而top-2到layer2都是一样的RC时，可以选用layer3/4。为什么不用更高层哪？因为这样既照顾了layer2/1的pin，有不用太多的via到更高层 4）如果用double width clock wire，可以适当增大clock buf/inv的size 5）合理的max fanout。有时clock buf/inv的fanout可以超过max_fanout的限制 6）不要把skew设得太小 7）min_insertion_delay = 0ns 8）合理的transition time,不要太小 9）使用postCTS的CTS opt 10）做clock tree时，就直接把clock net走线完成
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13、If giving total standard cell gate count, all memory macro list including memory type, bit width and depth, all other macro with real size, and IO type and total number.How do you estimate the die size? 如果告诉你标准单元的门数，所有内存的类型和逻辑大小，其他IP的实际大小，以及IO cell 的种类和数量，你如何估算整个芯片的面积？
答案：
IO neck 和 core neck 一般称作 IO limited 和 core limited，IO limited ：这个芯片的面积是因为IO个数限制（太多），而不得不做得那么大。core部分其实用不了那么大。这时面积计算就简化为每边IO个数的计算了。Core limited：芯片面积是有core部分的决定的，IO没有那么多 在Core limited情况下，die size的估算如下：
芯片面积 = core面积+ power ring面积 +PAD ring面积 core面积 = RAM面积 + 其他macro面积 + 标准单元面积
RAM面积 = RAM 自身的面积 + RAM power ring面积 + keepout面积 + mbist面积 RAM自身的面积可以通过memory compiler或者查datasheet得到，有些RAM 可以不要power ring。如果要的话，按照power mesh的宽度 x RAM的长宽 x 2 = 面积
keepout + mbist 的面积一般是RAM自身面积的10%
其他macro的面积，比如PLL，ADC，DAC等，直接把面积加起来，再留3～5%的keepout面积就好了
标准单元的面积=（预估的gate count x 每个gate的面积）/ utilization utilization与使用的金属层数和设计的用途有关，简单地计算方法是 5层metal：50% 6层metal：60% 7层metal：70% 8层metal：80% 以上不包括power专用的金属层 如果设计是多媒体芯片，一般可以增加3～5% utilizaion，如果是网络芯片，则要减少3～5% @@
14、what is pros and cons of using buffer and invters in CTS? CTS中使用buffer和inverter的优缺点是什么？ 难度：3 答案：
使用BUF：
优点：逻辑简单，便于post-CTS对时钟树的修改 缺点：面积大，功耗大，insertion delay大 使用INV：
优点：面积小，功耗小，insertion delay小，对时钟duty cycle有利 缺点：不易做时钟树的修改
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15、If giving two physical dies as below, and ask you select one of them.How do you pick it up? explain the reason please.（1）width = 2 x height(2)height = 2 x width 如果从下面的两个芯片中选一个给你做后端设计，你选哪个？请说明选择的理由？（1）宽 = 2倍的长（2）长 = 2倍的宽
答案：
去除不太好用的layer（比如metal1）和power专用layer（比如RDL）后，比较剩下的layer可以提供的H和V的routing resource，如果H的多，就选宽的，反之，就选高的。
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16、if the design is IO limited, how to reduce the die size? 因为IO太多而导致芯片面积过大，有什么方法减小面积？难度：2 答案：
1）stagger IO，2重io 可以算一个方法
2）IO可以不全放到四边，只要封装没问题就行啦--flip chip 算第二个方法 3）如果有多套IOcell可以选择，尽量选瘦的 4）调整芯片的长宽比
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17、giving the schematic and delay in attached picture, calculate the WC setup slack at D pin of F2, and BC hold slack at D pin of F4 如图所示，时钟和延迟，计算到F2输入端D的setup slack，到F4输入端D的hold slack难度：3
答案：
F2输入端D的setup slack是(8+0.5-0.3)-(0.7+7.0)=0.5 F4输入端D的hold slack是(0.2+0.2)-(0.2+0.2+0.1)=-0.1
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18、using the same logic as question #17, considering OCV on clock path only, which clock buffer will be used for OCV derating calculation and which clock buffer will not(a.k.a.CPPR)? 如果考虑clock path的OCV,在第17题的电路里面，哪几个时钟BUF要被用来计算OCV的derating，哪几个不用（又叫CPPR）？暂不考虑X-talk产生的incremental delay 答案：
C1 C2不用算入derating(应该是也计算过,但是会通过CRPR弥补),C3,C4,C5 要计算derating 附录：以下是几个概念的通俗解释。OCV：因为制造工艺的限制，同一芯片上不同位置的单元会有一点差异，这就是OCV。现在还有LOCV和AOCV，暂且不提。
derating：是计算OCV的一种简单方法，在某个单一条件下，比如WC或者BC，把指定path的延迟放大或者缩小一点，这个比率就是derating。注意，这里要强调的是
某个单一条件，要么是WC,要么是BC，不能把WC和BC混在一起，再OCV，因为那样太悲观，实际上是很难发生的。
除了derating以外，在使用incremental SDF的时候，也会对OCV发生作用。这是明天的问题，比较有难度。
CPPR：一条path的start flop和end flop的时钟路径，有时会有一部分是重合的，重合的部分不应该算OCV（注意，这里假设没有使用incremental SDF），这就叫CPPR。
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19、continue from question #18.Because there is CPPR, the OCV derating on clock path C1 and C2 are canceled.Now giving incremental delay caused by x-talk at net between C1 and C2.Please use the derating to calculate the difference of clock path delay from C1 to C2(including the net between them)for WC setup and BC hold.接上面#18的问题继续讨论，因为有CPPR，在C1到C2那段clock path上面的OCV被抵消掉了。现在我们增加一个由x-talk引起的incremental延迟在C1到C2的那段net上，具体数字见图。问题：
对于C1到C2那段clock path，在计算WC setup时，因为OCV引起的路径延迟的差是多少？ 在计算BC hold时，因为OCV引起的路径延迟的差是多少？ 注意：
问题是那段clock path因为OCV引起的path delay的差，不是问path delay的绝对值 难度：5 难度5的问题不是盖的吧，好，改为选择题，C1到C2一段的OCV延迟的差，1）在计算WC setup时，是
a)0 b)0.0005 c)0.00075 d)0.0245 2）在计算BC hold时，是 a)0 b)0.001 c)0.0015 d)0.0265 答案：
现在从incremental SDF的格式说起，（-0.01：：0.015）（-0.015：：0.01）
左边括弧里的是rising timing延迟，右边的是falling timing 括弧里面的一对数字表示在这个条件下（WC或者BC）延迟的最大和最小值 因为是incremental延迟，要和基本延迟结合使用，所以，会有负数出现。再讲OCV的使用incremental SDF的方法，OCV计算path delay时挑选最困难的情况，在WC setup时，比如从F1到F2，计算F1的clock path，就选incremental SDF里面的最大值0.015，计算F2的clock path，就选最小值-0.01 因为有0.95 derating在-clock，-early上，所以F2的clock path要按比例缩小
-0.01x0.95=-0.0095 所以C1到C2那段的OCV的差是0.015+0.0095=0.0245(选项d)在BC hold时，比如congF3到F4，因为2个FF在同一个时钟沿检测hold timing，CPPR可以把incremental SDF的延迟也抵消掉，所以C1到C2那段的OCV的差是0（选项a）结论：
计算setup时，CPPR不抵消incremental SDF 计算hold时，CPPR连incremental SDF都可以抵消掉
@@20、Explain ECO(Engineering Change Order)methodology.说一下ECO的流程
难度：2 答案：
ECO有两种，pre-mask ECO和post-mask ECO，它的分界线就是base layer tape out之前和之后。
pre-mask ECO的流程是 1）后端写出网表，给前端 2）前端修改这个网表(一般不再做综合)，可以使用任何标准单元（只要不是dont_use），交给后端
3）后端读入ECO网表，和ECO之前的place和route 4）ECO place&route，STA，DRC/LVS post-mask ECO流程，假设你不想动base layer 1）后端写出网表，给前端 2）前端修改这个网表(一般不再做综合)，只能使用spare cell或者象gate array一样的ECO cell 3）后端读入ECO网表，和ECO之前的place和route 4）如果使用spare cell，不用ECO place；如果用ECO cell，要将ECO cell放在以前带gate array功能的fill cell的位置上，再按照指定的layer做ECO route @@
21、What do you write in CTS spec file? CTS spec 文件中一般包含哪些内容？
难度：3 答案：
（以Cadence CTS spec file 格式为例）AutoCTSRootPin pad Period MaxDelay MinDelay MaxSkew SinkMaxTran BufMaxTran Buffer NoGating NO/YES DetailReport YES/NO #SetDPinAsSync NO/YES SetIoPinAsSync YES/NO RouteClkNet YES/NO PostOpt YES/NO
OptAddBuffer YES/NO #RouteType specialRoute #LeafRouteType regularRoute ExcludedPin leafpin leafport hroughpin throughport clkgroup macromodel pin @@
22、If there are too many pins of the logic cells in one place within core, what kind of issues would you face and how will you resolve? 如果在core里面某一块有太多的标准单元的pin，有可能出现什么place&route的问题，如何解决？
难度：3 答案：
1）禁止使用pin太多的cell 2）减小utilization，方法很多
3）看v h 可用资源，适当调整moudle 形状
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23、If there are DRC（spacing，short）, hold and setup violations in the design, you don't have enough time to fix all of them before tape out, which one you will fix first, which one you can leave it as is? Why? 如果设计中有DRC（特指spacing和short），hold和setup违反，tape out之前，你已经没有时间去修改所有这些违反，那么你首先修改哪个？哪个可以不管？请说明理由。难度：2
答案：
1)short, spacing 2)hold 3)如果没有时间，setup可以忽略
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24、how to set multicycle path constraint? 如何设定multicycle path？难度：1 提示：在一般情况下，multicycle-setup 和-hold 要成对使用 答案：
clock domain：
fast-slow:set_multicycle_path num-setup-from clk1-to clk2-start
set_multicycle_path num-1-hold-from clk1-to clk2-start slow-fast:set_multicycle_paht num-setup-from clk2-to clk1-end
set_multicycle_path num-1-hole-from clk2-to clk1-end data path: set_multicycle_path num-setup-from data1-to data2 set_multicycle_path num-1-hold-from data1-to data2 延伸问题：
为什么-hold一般是-setup的n-1？如果只有-setup木有-hold会怎样？ 答案：
hold 是对前后两个flip flop在相同时钟沿的检查.设了n-1就是返回n-1个周期做hold的检查，满足了两个flip flop在同一个时钟沿。如果没有-hold 默认是检查n前一个有效时钟沿，如果n>=2，hold的检查就不是在同一个时钟效沿，对hold的要求就要多n-1个周期，那样太苛刻了，一般时序无法收敛
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25、how are timing constraints developed, such as clock, generated clock, IO timing, exception? What backend team contribute to it? 一个设计的时序约束是怎么写出来的？请大略说明时钟，IO delay，false path，multicycle path是如何得到的？在完成时序约束的过程中，后端可以给予什么样的帮助？难度：2
答案：
clock和generated clock一般由设计spec决定。除非有些个别的local generated clock可以有前端工程师自己添加
IO timing与系统设计有关，应该参考/兼顾其他芯片的IO时序，由前端工程师作出 exception（false path，multicycle path）一般是由前端工程师在做设计时决定的 后端可以提供clock network delay/skew，DRV，以及帮助检查SDC是否合格
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26、In regular backend flow with only one functional mode SDC, please explain timing closure methodology/issue/fixes in pre-CTS, post-CTS and post-Route stages.在只有一个function SDC的普通后端流程中，对于pre-CTS, post-CTS 和 post-Route这三步，请分别讲述它们在时序收敛上的方法，一般会遇到的问题和解决方法。难度：3暂时不考虑DFT。后续的每日一题中，会加入DFT mode SDC。
答案：
pre-CTS时，使用ideal clock，只fix setup post-CTS后，使用propagate clock，可以只fix setup，检查hold，但可以不fix hold post-Route后，依然使用propagate clock，fix setup和hold 具体遇到的问题和解决方法：
pre-CTS: 如果有setup，重在调整floorplan，buffer tree结构
Post-CTS: 如果有setup，重在调整clock tree，buffer tree结构或者size Post-Route: 如果有setup/hold，微调clock tree/buffer tree的size，routing channel和图层，实在不行，回到CTS @@
27、Continue from previous question, if adding one more DFT timing constraint, how do you handle the multiple SDC? Using Encounter or ICC commands, please explain the detail what you do.继续#26的问题，如果再给一个DFT时序约束，在后端流程中，你如何处理多个SDC？假设使用Encounter或者ICC，请详细介绍如何设置
难度：3 答案：
简单地说就是使用MMMC。
在Encounter里面，要逐步定义，create_library_set create_op_cond create_rc_corner create_delay_corner createPowerDomain create_constraint_mode create_analysis_view set_default_view set_timing_derate 对设计和SDC仔细分析后，也可以合并function SDC和几个DFT SDC,这个属于难度5的做法
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28、There are function SDC with multiple clock domain and scan SDC with an individual scan clock.Assume those functional clock are un-balanced, how do you balance the scan clock?
假设一个设计的function SDC中有多个时钟，在scan mode下，另有一个单独的scan clock，如果functional的各个时钟树之间是不平衡的，请问如何平衡那个scan时钟？ 难度：4 答案：
如果CTS支持multi-mode，直接使用即可。如果不支持，或者MMCTS效果不理想，就是在CTS spec中，同时定义function 和 DFT 的时钟，然后在scan clock里面，把MUX设为leave pin，再让它们与function clok到MUX的延迟做动态平衡
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29、There are function SDC, scan shift, scan capture, scan at-speed, mbist at-speed, and jtag SDC.Considering CPU run time, you can't add all of them into MMMC.Then which SDC you will add in to MMMC setup, and hold? 在一个设计中有多个时序约束，象function，scan shift, scan capture, scan at-speed, mbist at-speed, 和 jtag SDC，为了减少运行时间，不能把它们都放入MMMC中，你选择哪些放入MMMC的setup中，哪些放入MMMC的hold中？
提示：选择的SDC要尽量的少，并且尽可能多地覆盖其他没有入选的SDC下的时序 难度：4
答案：
这个要从每个SDC的特点着手，个人经验，与设计有关，不敢保证使用与所有设计。1)scan shift：速度很慢，不用太担心setup，但是hold很重要，一旦hold有问题，所有与scan有关的测试全泡汤
2)scan capture：也是慢速，但是会有很多hold出来，特别是在不同的function时钟之间
3)scan at-speed：高速，解决了它的setup，其他DFT的setup基本上就连带着解决了 4)mbist at-speed：高速，但是涉及的逻辑不多 5)jtag：慢速，很容易与function SDC合并 所有结论是
MMMC setup：function + scan at-speed MMMC Hold: function（+jtag）+ scan shift + scan capture @@30、Explain SDF and SPEF back annotation timing correlation issue，especially in different STA tools 请解释反标SDF和SPEF在时序分析时的差异,特别是用不同的STA工具检查timing时
难度：3 答案：
使用SDF做时序分析，无论使用什么tools，其结果应该是一样的，没有差异 使用SPEF时，因为工具需要把SPEF换算成SDF，这时会产生差异。
所以建议使用一个你信得过的工具生成SDF，然后大家都使用这个SDF做STA和仿真 @@
31、There are 4 power supplies in the design.VDD1/2/3 are different voltage.VDD1 is always on, but VDD2 and VDD3 can be turn off and on.VDD2 to block B and block C don't switch at same time.Please fill in the blank which net needs to be added level shifter and/or isolation cell.If you think Level shifter/isolation cell should be added in netAB at B side, then write B;if you think it's not necessary, write X.如图，一个设计中有4个电源，VDD1/2/3的电压各不相同，VDD1总是开着，其他会有开和关，并且到模块B的VDD2和到模块C的VDD2有各自分别的开关。请判断在连接这4个模块的8条net上，哪些需要level shifter，哪些需要ioslation cell，把结果填入右边的表中。
填法如下：假如你认为需要在netAB上加个level shifter，加的位置在模块B里面，就在netAB的右边的第一列空格里写B。如果什么都不加，就写X。难度：3 没做过low power设计，但是研读过low power methodology manual for soc这本书。我来说说我的理解，有不对之处请高手指教。
一、电平不同的模块之间即需要level shifter，故netAB/BA/AD/DA/CD/DC都需要level shifter。至于level shifter的位置是放在src端还是des端。一般来说H2L的由于只包含有des的power rail，所以肯定要放在des端。而L2H则包含有两种power rail。肯定需要跨电压域的电源线连接。考虑到output driver需要的电流一般要大于input driver需要的电流。所以也推荐放在des端。在本题中也未提到电平之间的相对大小。所以我都放在des端。
二、有power gated控制的模块，其输出都要加上isolation cell，故netBA/BC/CB/CD/DC/DA都需要isolation cell。其位置的摆放也有两种，一是摆放在ouput端，一是摆放在input端。前者一是可以节省所需要的isolation cell数量（考虑一个模块引脚的输出连到多个模块引脚的输入的情况），二是便于check。后者优点是isolation cell需要always-on的power。若放在output端，还需要引always-on的power rail过来。故此例中BA和DA的isolation cell都放在了A模块中，其它的则放在ouput端。我的答案是：
netAB B X;netBA A A;netBC X B;netCB X C;net CD D C;net DC C D;net DA A A;net AD D X;应该是“后者优点是isolation cell不需要always-on的power”吧？
isolation cell理论上可以放在output端，但是考虑power-on rail的走线，isolation cell自身的功耗，一般还是放在input端比较好。你的答案也是正确的！
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32、Continue from #31 question, there is isolation cell on netBA with isolate enable pin.When shutdown the block B, will you enable isolate pin first, or shutdown B first? What order it is during block B power-on?
接着上一题提问，在netBA上有一个isolation cell，isolation cell都会有一个isolate enable端，在模块B关断电源时，是先让isolate enable端on哪，还是先关模块B？反之，在开模块B的电源时，谁先谁后？难度：2
答案：
先isolate on,再power off,反之先power on,再isolate off @@
33、There are 1000 clocks in a design.You guess the constraint cross the clocks is incomplete, and want to have a list of clocks which has cross clock domain path.How do you find whether there is path between 2 clocks? 设计中有1000个clock，你怀疑跨时钟的时序约束有问题，想找出哪些clock之间有real path，请问如何找？难度：2 答案：
check_timing report_timing-clock_from-clock_to 循环
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34、What are various statistics available in IR-drop analysis reports? IR-drop的分析报告里面都包含哪些内容？难度：2 答案： 至少包括
各种mode下的static和dynamic IR-srop report，其中drop的容许范围可以参考厂家的意见 function mode下的EM report和RJ report @@
35、With respect to clock gate, what are various issues you faced at various stages in the physical design flow? 在后端流程的每步中，如何处理门控时钟？难度：3 答案：
如果是用latch+and/or在组合成的clock gating cell，比较麻烦，以后估计不多见了，暫不讨论。TomPaul提到的问题都很让人头痛，特别是做CTS时，如何处理那些个latch的clk pin。Place时，latch和and/or cell一定要靠得很近。一般使用ICG cell时，place：使用clock gating aware placement选项 CTS：主要看工具的本领了，一般是希望在满足setup的前提下，ICG cell要尽量靠近clock root route：除了clock net优先以外，不记得还有什么可做的了
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36、What is SSO? How to calculate the SSO in pad ring design? 什么是SSO，设计PAD ring时，如何计算SSO？难度：3
答案：
sso，即simultaneous switching ouputs，即允许同时切换的信号IO的数量。多个信号IO同时切换时，因更多电流流过pad ring，在pad电源IO的bonding wire及片外引线上的电感上，产生Ldi/dt的压降。也即ssn，同时切换噪声。主要是会引起地弹，即ground bounce。避免sso有很多方法。如增加供给pad用的电源IO数量，采用double bonding或triple bonding，采用slew rate control的IO，避免把pad电源IO放在corner上（corner处bonding wire引线最长，L最大），等。
主要还是采用增加pad用电源IO数量的办法，计算方法一般foundry会提供，一般是给每个信号PAD一个DF值（还要根据bonding wire电感值做出选择），把自己用的所有信号IO的DF值加在一起，能得出所需要的POWER PAD的数量。
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37、In building the timing constraints, do you need to constrain all IO ports? Can a single port have multi-clocked? How do you set delays for such ports? Can a clock port have multi-clock definition? How do you create clock for this port? 写时序约束时，是否需要对所有的IO端口加约束？一个信号端口是否可以被多个时钟约束？应该如何对这种端口设置delay？一个时钟端口是否可以定义多个时钟？应该如何定义这些时钟？难度：2 答案：
CLOCK ports 不需要加，其他都要 可以，set_input_delay-add_delay 可以，create_clock –add @@
38、What is purpose of lockup latch in scan chain? Does lockup latch always fix the problem of first question? Does lockup latch clk pin connect to the clock of predecessor flop or successor? scan chain中插入lockup latch的目的是什么？是不是lockup latch总能达到那个目的？lockup latch的clk端与前一个flop的clock相连，还是后一个flop的clock相连？
难度:3 答案：
一般scan 用的时钟树大部分是与function的共享，所以scan chain的前一段和后一段的clock insertion delay会不一样，因为scan shift速度很慢，不太用顾及setup，但是要确保hold。所以在前一个FF的clock insertion delay小，后一个大时，插入一个lockup latch，使信号多保持半个周期，以满足后一个FF的hold要求。它们的时序关系是
前FF时钟延迟+1/2 scan时钟周期 >= 后FF时钟延迟 + 后FF hold要求 当后FF时钟延迟太大时，lockup latch也解决不了hold违反的问题 按此分析，lockup latch的clk端是和前一个FF的时钟相连的。
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39、How is scan DEF generated? scan DEF是怎么生成的？难度：2 在第一次做完scan chain stitch后，让DFT tool输出一个scan def @@40、What are pros/cons of using low Vt, high Vt cells? 使用low Vt 和 high Vt cell的优缺点?
难度：1 答案：
lvt cell速度快，耗电高，静态电流大 hvt cell速度慢，静态电流小 这是timing与power的trade off @@
41、How do you reduce standby(leakage)power? How do you reduce dynamic power? 如何减少静态功耗？如何减少动态功耗？
难度：3 答案：
老陈认为，这是最邪恶的一种提问方法！貌似简单，其实覆盖范围很广。leakage power + dynamic power 不就是 total power 吗？ 那么这个问题可以换一个说法：如何减少功耗？
这样可以从系统结构，算法，前端，一直说到后端，即可以罗列几个大的方向，也可以具体到每个细节，你也搞不清楚他想问的是那个方面。
反过来说，如果他有意刁难你，就可以用这种问法，反正你答不全，到时就说你水平不够！
我们就集中在后端的部分（加一小部分前端），而且是细节讨论 楼上几位说得都对，总结一下 静态功耗：
非关键路径HVT cell 替换
coarse grain，fine grain，power shutdown 减少decap_cell 散热降温 动态功耗： 降压
power island DVSF 非关键路径HVT cell 替换 clock gating memory split signal gating transition time 约束
减小高速信号的走线长度
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42、How do you design PAD ring? 如何设计PAD ring？
难度：3（又是一道比较邪恶的题目）
大的流程是：
1）根据系统（其他芯片的）要求，芯片内部的floorplan，决定信号PAD的位置 2）计算出power PAD的个数，插入到信号PAD里面
3）加其他的PAD，比如IO filler，power cut，power on control，corner PAD，ESD等 细节可以包括：
1）如何计算core power PAD：估算core power，再加50%，算出电流，除以每个core power IO的最大电流，就是大致的PAD个数。插入到信号PAD ring后，还要再计算power EM，防止一根电源线上的电流过大。
2）如何计算IO power PAD：从信号IO的功耗算起，同时计算SSO，取2个结果里面较大的
3）在什么地方插入power cut：不同的电压core电压和不同的IO电压之间，power island之间，数字和模拟电源之间。
4）power on control PAD，一段每个IO ring需要一个 5）ESD一般要加在每个不同的电源之间
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43、In hierarchical design flow, explain block level pin placement flow? What are parameters to decide? 在hierarchical流程中，如何确定block的pin（位置，金属层）？难度：3 答案：
在top-down流程中
位置 :主要是看与该block相关的其它block(如ANALOG 等)的interface,一般相关的PIN/PORT 要比较近,同时也尽量不要使PIN被block内部的 memory(一般放在block 的boundary处)等挡到金属层 :也要看相关的其它block的PIN/PORT 所出的金属层,尽量用一致的,同时不用M7.M8等一般用来走power 的金属层,当然M1 也不用encounter（ICC也应
该是同样的道理）用flatten的trial route来决定block pin的位置和金属层。
当然，你可以事先指定，也可以事后修改在bottom-up流程中，主要是人为的规定了
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44、What does x-talk reports contain? How do you use those reports to improve the design? 分析X-talk后都输出哪些报告和结果？如何利用这些结果改善设计？ 难度：3 答案：
X-talk的分析结果中，至少要包含X-talk glitch 和X-talk delay 的报告和数据，可以把glitch报告读回到P&R tool里面，让tool自动解决这些问题，也可以手动，详细请参考每日一题（003）
X-talk delay就是incremental delay，反标回网表中以后，再做一次时序优化
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45、Explain function and difference of Muxed FF(Multiplexed Flip Flop)/scan FF(with scan_in and scan_en input pins).解释Muxed FF和scan FF的异同
难度：2 答案：
Scan FF 是Mux FF的子集。Scan DFF 从功能上讲，就是Mux+FF 但是一般2者不混用，因为在输入端的时序要求大不一样 想问的是 scan FF的内部结构以及时序特点
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46、In logic equivalence checking, how do you handle scan_en signal? LEC中如何处理scan_en端？ 难度：3
答案：
如果有scan chain reorder，disable scan_en 如果没有，enable scan_en @@
47、why optimize leakage power after timing closure? What's happen if doing it with setup violation?（在P&R中）为什么优化静态功耗要在时序收敛之后做？在有setup违反时做的话，会怎么样？难度：3 答案：
优化静态功耗主要是通过换HVT的CELL的方法来做吧。在有setup违反时做自然会使已经违反setup的路径变得更差更难收敛。这里应该先考虑满足timing,再尽可能降低power @@
48、Does a standard cell leakage power depend on its input patten? 标准单元的leakage功耗与其输入端的状态有关吗？不考虑input pin open的情况 难度：2 答案：
有影响的。根据衬底偏置效应，阈值电压与Vbs有关。对于nmos来说，一般B级电平固定接地。s级电平越高，阈值电压越小。相应漏电流越大。
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49、If you have both IR drop and congestion how will you fix it? 如果设计中既有IR-drop的问题，又有congestion的问题，你如何解决？ 难度：3 答案：
如果说的是同一块区域即有IR 又有congestion的话，把这块区域的cell密度降低一点就可以了吧
@@50、纪念每日一题累计到50，发一组选择题，从其中选一个最适合的答案，问题太多，不附带中文了
大致的难度在1和2之间
1)Chip utilization depends on ___.a.Only on standard cells b.Standard cells and macros c.Only on macros d.Standard cells macros and IO pads 2)In Soft blockages ____ cells are placed.a.Only sequential cells b.No cells c.Only Buffers and Inverters d.Any cells 3)Why we have to remove scan chains before placement?
a.Because scan chains are group of flip flop b.It does not have timing critical path c.It is series of flip flop connected in FIFO d.None 4)Delay between shortest path and longest path in the clock is called ____.a.Useful skew b.Local skew c.Global skew d.Slack 5)Cross talk can be avoided by ___.a.Decreasing the spacing between the metal layers b.Shielding the nets c.Using lower metal layers d.Using long nets 6)Prerouting means routing of _____.a.Clock nets b.Signal nets c.IO nets d.the net with special requirement 7)Which of the following metal layer has Maximum resistance?
a.Metal1 b.Metal2 c.Metal3 d.Metal4 8)What is the major goal of CTS?
a.Minimum IR Drop b.Minimum EM c.Minimum Skew d.Minimum Slack 9)Usually Hold is fixed ___.a.Before Placement b.After Placement c.Before CTS d.After CTS a.HVT b.LVT c.RVT d.SVT 10)To achieve better timing ____ cells are placed in the critical path. 11)Leakage power is inversely proportional to ___.a.Frequency b.Load Capacitance c.Supply voltage d.Threshold Voltage
12)Regular filler cells are added ___.a.Before Placement of std cells b.After Placement of Std Cells c.Before Floor planning d.Before Detail Routing 13)Search and Repair is used for ___.a.Reducing IR Drop b.Reducing DRC c.Reducing EM violations d.None 14)Maximum current density of a metal is available in ___.a..lib b..v c..tf d..sdc 15)More IR drop is due to ___.a.Increase in metal width b.Increase in metal length c.Decrease in metal length d.Lot of metal layers 16)The minimum height and width a cell can occupy in the design is called as ___.a.Unit Tile cell b.Multi heighten cell c.LVT cell d.HVT cell 17)CRPR stands for ___.a.Cell Convergence Pessimism Removal b.Cell Convergence Preset Removal
c.Clock Convergence Pessimism Removal d.Clock Convergence Preset Removal 18)In OCV timing check, for setup time, ___.a.Max delay is used for launch path and Min delay for capture path b.Min delay is used for launch path and Max delay for capture path c.Both Max delay is used for launch and Capture path d.Both Min delay is used for both Capture and Launch paths 19)“Total metal area and(or)perimeter of conducting layer / gate to gate area” is called ___.a.Utilization b.Aspect Ratio c.OCV d.Antenna Ratio 20)The Solution for Antenna effect is ___.a.Diode insertion b.Shielding c.Buffer insertion d.Double spacing 21)To avoid cross talk, the shielded net is usually connected to ___.a.floating b.VSS c.Both VDD and VSS d.Clock 22)If the data is faster than the clock in Reg to Reg path ___ violation may come.a.Setup b.Hold c.Both d.None
23)(重复，删除)24)Which of the following is not present in SDC ___?
a.Max tran b.Max cap c.Max fanout d.Max current density 25)Timing sanity check means(with respect to PD)___.a.Checking timing of routed design with out net delays b.Checking Timing of placed design with net delays c.Checking Timing of unplaced design without net delays d.Checking Timing of routed design with net delays 26)Which of the following is having highest priority at final stage(post routed)of the design ___?
a.Setup violation b.Hold violation c.Skew d.None 27)Which of the following is best suited for CTS?
a.CLKBUF and CLKINV b.BUF c.INV d.all of them 28)In Wire bond chip, Max voltage drop will be there at(with out macros)___.a.Left and Right sides b.Bottom and Top sides c.Middle d.None 29)Which of the following is preferred while placing macros ___?
a.Macros placed center of the die b.Macros placed left and right side of die c.Macros placed bottom and top sides of die d.Macros placed based on connectivity of the I/O 30)Routing congestion can be avoided by ___.a.placing cells closer b.Placing cells at corners c.Distributing cells d.None 31)Pitch of the wire is ___.a.Min width b.Min spacing c.Min width-min spacing d.Min width + min spacing 32)In Physical Design following step is not there ___.a.Floorplaning b.Placement c.Design Synthesis d.CTS 33)In technology file if 7 metals are there then which metals you will use for power?
a.Metal1 and metal2 b.Metal3 and metal4 c.Metal5 and metal6 d.Metal6 and metal7 34)If metal6 and metal7 are used for the power in 7 metal layer process design then which metals you will use for clock ?
a.Metal1 and metal2 b.Metal3 and metal4
c.Metal4 and metal5 d.Metal6 and metal7 35)In a reg to reg timing path Tclocktoq delay is 0.5ns and TCombo delay is 5ns and Tsetup is 0.5ns then the clock period should be ___.a.1ns b.3ns c.5ns d.6ns 36)Difference between Clock buff/inverters and normal buff/inverters is __.a.Clock buff/inverters are faster than normal buff/inverters b.Clock buff/inverters are slower than normal buff/inverters c.Clock buff/inverters are having equal rise and fall times with high drive strengths compare to normal buff/inverters d.Normal buff/inverters are having equal rise and fall times with high drive strengths compare to Clock buff/inverters. 37)Which configuration is more preferred during floorplaning ?
a.Double back with flipped rows b.Double back with non flipped rows c.With channel spacing between rows and no double back d.With channel spacing between rows and double back 38)What is the effect of high drive strength buffer when added in long net ?
a.Delay on the net increases b.Capacitance on the net increases c.Delay on the net decreases d.Resistance on the net increases. 39)Delay of a cell depends on which factors ?
a.Output transition and input load b.Input transition and Output load
c.Input transition and Output transition d.Input load and Output Load. 40)After the final routing the violations in the design ___.a.There can be no setup, no hold violations b.There can be only setup violation but no hold c.There can be only hold violation not Setup violation d.There can be both violations. 41)Utilization of the chip after placement optimization will be ___.a.Constant b.Decrease c.Increase d.None of the above 42)What is routing congestion in the design?
a.Ratio of required routing tracks to available routing tracks b.Ratio of available routing tracks to required routing tracks c.Depends on the routing layers available d.None of the above 答案：
01-05: d c b c b 06-10: d a c d b 11-15: d d b c b 16-20: a c a d a 21-25: b b x d c 26-30: b a c d c 31-35: d c d c d 36-40: c a c b d 41-42: c a 因为有些问题不十分准确，而且涵盖的范围也不全面，并且没有明显的难易层次，不要太在意结果。
一般讲，应该在3～4分钟内完成，错1～2题，可以算粗心
错3~4题，可能某个基本概念不清 错5~6题，新白领工人 错再多，好好努力吧
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51、Why double width(multiple vias)and double spacing are used related to clock? 为什么时钟走线使用double width和double space？难度：3
答案：
CLock Net是主要的干扰源，增加他与其他Signal Net的Space可以减少因为耦合引起的Cross talk。
Double Width，(multiple vias)减小了电阻---》减小Delay。提高EM能力，提高可靠性。double width之后，EM能力提高，可以使用更大驱动的clkbuf和更大的fanout，从而减小时钟树的level @@
52、How do you palce macros in a full chip design? 如何摆放macro（memory，PLL，ADC，DAC，特殊IO等）？ 难度：3 这题也有一个坑，place macro可以有2类不同级别的问题，一个是总的摆放方法，另一个是具体每个macro摆放时应该注意的问题，你应该问清楚他感兴趣的是哪个方面？我们这里就同时问这2个方面。答案：
整体摆放时，应该考虑：
1）PLL，ADC，DAC要按照IO的要求放在边上 2）macro与IO的关系，相同功能的要靠近3）要根据芯片内部的数据流，按顺序摆放
4）如果是IO limit设计，除PLL/ADC/DAC等与IO相连的macro以外，macro要靠里放。也就是说，把不用的空间留在IO的四周 5）尽量留出比较规整的区域给Std cell 细节部分：
1）共享data/address bus总线的macro，要把data/address pin对其 2）几个很小的macro，可以尽可能地靠近，共用power ring 3）大的macro之间，为走线和buffer要留一定的空间 4）macro 有 pin的一侧，要尽量对其，以减少走线拐弯
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53、How do you fix the processing antenna problem? 如何修复processing antenna？
难度：1 答案： 1跳线 2 插diode 3.插buffer @@
54、Which PVT condition will give the most leakage power? 那个PVT corner的leakage power最大？ 难度：2
答案： P: FF corner V: High voltage T: High temp.@@
55、In hierarchical design, after finishing block P&R, you will generate ILM(Interface Logic Model).What ILM contains? 在hierarchy P&R流程中，当完成了block的P&R后，会生成ILM，ILM里面都包含什么信息？
难度：3 答案：
ILM里面包含有一下路径 1）input到reg，2）reg到output，3）input到output，4）clock到以上reg 的下列信息，1）data path 2）clock path 3）SI data 并且支持MMMC方式
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56、How to fix the EM problem in signal net? how to fix it on power net? 如何修复信号线上的EM违反，如何修复电源线上的？ 难度：3 答案：
Signal 上EM：
1.对EM问题的net设置non default rule，增加绕线宽度 2.减小这些net的load/fanout，比如插入buffer tree power线上的EM：
1.power/ground IO尽量均匀摆放 2.增加power mesh的密度 3.增加power layer的层数
4.局部EM有问题的话，可以降低std cell的密度，尤其是clk buf/inv不要太集中
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57、What are DFM issues? What is OPC, RET, CMP and Litho physical/electrical analysis? DFM包含什么？什么是OPC, RET, CMP 和 Litho 物理/电子分析? 难度：3 答案：
后端主要是double via，spead wire width/space, 还有add dummy metal，使metal desity更均匀，OPC： optical proximity correction CMP: chemical mechanical planarization RET: resolution enhancement techniques @@
58、what is ESD? Where you need to insert ESD circuit? 什么是ESD? 在什么地方需要插入ESD 电路？ 难度：2
答案：
ESD是指静电放电。带有足够高电荷的电气绝缘的导体在靠近时，会形成有相反电势的集成电路，电荷―跨接‖，从而引起静电放电(ESD)。
ESD是指静电泄放。一般在IO 的InPut 加ESD电路，在IC 的测试。封装。运输。使用等过程中可以把静电有效泄放避免对CMOS 栅极的损伤，从而有效地保护IC。如果不考虑模拟电路的干扰问题，基本上在各个VDD，VSS之间都要加入back-to-back diode的ESD电路
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59、there are 2 same clock gating cell.The input of clk, output load-A and load-B are 100% same in electronic and physical.There is same X-talk to the instance and nets.Only difference is cntl-A and cntl-B.Question: is the same path delay from clk to load-A and from clk to load-B? Why？
图示2个相同的clock gating，输入端clk到2个单元完全相同（电气特性和物理特性），输出端load-A和load-B也完全相同，唯一的不同就是cntl-A和 cntl-B。请问,从clk到输出端load-A的延迟，与clk到load-B的延迟是否相同？为什么？
难度：4 答案： 不一样
PrimeTime里面把这个叫做Path Base Analysis(PBA)与OCV关系不大
@@60、There is a PLL clock with 50ps jitter and 5ps duty cycle variation.In the design, there are both of posedge Flips and negdege flips.How to transfer the jitter and duty cycle variation into timing constraint? 有一个PLL的时钟，jitter是50ps，duty cycle有5ps的漂移。设计中需要同时用到时钟的上升沿和下降沿，如何把那个50ps和5ps写到约束文件里？ 难度：4 答案： 做法有2种 1）
对所有关连的时钟，逐一设定如下 set_clock_uncertainty-rise_to 0.05 set_clock_uncertainty-rise_from 0.05 set_clock_uncertainty-fall_to 0.055 set_clock_uncertainty-fall_from 0.055 2)只对PLL的输出时钟
set_clock_latency-source-fall-early-0.005 set_clock_latency-source-fall-late 0.005 set_clock_uncertainty 0.05 @@61、1)how many timing path? 2）after placement, the worst setup and hold slacks are all 0ns.next building clock tree.Assume the tree is balanced and the insertion delay is 0.2ns in WC, 0.1ns in BC.Then checking timing again.Is there any timing violation? how many and how much violations there is? is it real? how to fix it? 上图是一个block（不是chip），问 1）有多少timing path 2）place之后，假设setup和hold都正好为0ns，然后插入时钟树，树的完全平衡的，WC的时钟树
insertion delay是0.2ns，BC的insertion delay是0.1ns，这时做STA，会看到timing violation吗？有多少条violation，各违反了多少ns？他们是真的吗？如何解决？ 难度：4 1）这是一道由浅入深的问题，第一问很简单，答错的话，后面就不用问了 答案：4 条timing path 2）
CTS后，是否有违法，违法多少，是中等难度的问题，答对的话，说明有block level P&R的经验
答案：input hold-0.1，output setup 0.2 如何修复违法是有些难度的问题，简单的回答是
在input delay上加clock insertion delay的值（BC 0.1 WC 0.2），在output delay上减去clock insertion delay的值（BC 0.1 WC 0.2）但是当有上千个input和output port时，做起来比较麻烦，有个非常简单的方法，想到了，就是满分！设一个虚拟时钟，与clk同频同相，把所有input，output delay都指定到那个虚拟时钟上，CTS后，只要在虚拟时钟上加上（BC 0.1 WC 0.2）的latency就好了
@@62、The timing report is created in PT format.The design is 0.5um old technology.Question: 1)Is there clock tree built in the design? 2)what reasons cause the setup violation? 这是一个PT格式的时序报告，使用的是很老旧的工艺，（所以延迟都比较大，不过不影响下面的问题分析）问题：
1）这个设计里面有时钟树吗？
2）什么原因造成的setup违反？提示：有多个不同的原因
此帖在EDACN上面发表过，感觉是一个比较经典的后端时序分析的问题，留次存照
1)Yes.It finishes CTS.2)first is clock skew, second is high fanout of U7 , then is long wirelength of net n12.
第二篇：v题型总结b
1、求100以内的素数。
2、从键盘输入任意长度的字符串，要求将字符顺序倒置，例如，将输入的“ABCDEFG”变换成“GFEDCBA”。
3、计算0~200之间所有能被11或5整除的数之和v4、输入一年份，判断它是否为闰年，并显示有关信息。（判断闰年的条件是：年份能被4整除但不能被100整除，或者能被400整除）
5、已知x,y,z 3个变量中存放了3个不同的数，比较它们的大小并进行调整，使得x 6、求s=a+aa+aaa+...aaaaa（n个a），其中a和n的值随机产生，a的范围是[1,9]的整数，n的范围是[5,10]。如a=3,n=6,则s=3+33+333+3333+33333+333333。编程确定n和a的值，并计算s。 7、计算100~300之间所有能被3和7整除的数之和。 8、编程求200--400范围内5的倍数或7的倍数之和。(一个数如果同时是7和5的倍数，则只能加一次。) 9、找出被3、5、7除，余数为1的最小的5个正整数。 10、某次歌曲大奖赛，有7个评委。如果分别输入7个评委对某个参赛者的打分数，按照去掉一个最高分和一个最低分的计算办法，求出该参赛者的平均得分。 11、编程显示100~500之间所有的水仙花数之和。(水仙花数是3位数，其各位数之和等于该数本身) 12、随机产生一个三位正整数，然后逆序输出，产生的数与逆序数同时显示。例如，产生246，输出是642。 13、从键盘输入三角形的三条边a，b，c的值，根据其数值，判断能否构成三角形。 14、已知数组a()，编程删除a中第5个元素。数组a中的元素分别为{12，6，4，89，75，63，100，20，31}。 15、随机生成一个整型的二维数组，范围在[10,20]之间，以上三角形式输出该数组。（下三角、全部元素）Dim a%(4, 4) Dim a%(4, 4) 16、利用随机函数生成一个4×4的矩阵(即二维矩阵),范围是[20,50]内的整数,输出每行中的最大值和下标。 17、利用随机函数生成一个4×4的矩阵(即二维矩阵),范围是[40,80]内的整数，求它的最大值及所对应的下标。 18、输入一系列字符串，编程求出长度最大的字符串并输出其所对应的次序。 19、利用随机函数生成一个4×4的矩阵(即二维矩阵),范围是[20,50]内的整数,输出该矩阵所有数据之和20、输入一系列字符串，将字符串按递减次序排列。请编程实现。 21、随机产生10个[30,100]内的整数，求最大值、最小值和平均值。 22、定义三个4×4的二维数组A,B,C，A和B中的元素均随机生成，数组A的范围是1～20，数组B的范围是100～200，数组C是A和B相乘得到的。请编程生成并输出A,B,C。（相加）Dim a%(3, 3), b%(3, 3), c%(3, 3) 23、随机产生15个小写字母，放在字符数组中。提示：c=chr(int(rnd*26+97)) 24、随机产生10个[30,100]内的整数，求最大值及所对应的下标 25、定义三个4×4的二维数组A,B,C，A和B中的元素均随机生成，数组A范围是1～20，数组B的范围是100～200，数组C是A和B相加得到的。请编程生成并输出A,B,C。 26、利用随机函数生成一个4×4的矩阵(即二维矩阵),范围是[20,50]内的整数，求它的两条对角线上元素之和。 27、利用随机函数生成一个4×4的矩阵(即二维矩阵),范围是[40,80]内的整数，求它的最小值及所对应的下标。 28、随机生成一个整型的二维数组，范围在[10,20]之间，以上三角形式输出该数组。（下三角、全部元素）Dim a%(4, 4) Dim a%(4, 4) 29、有10个评委对歌手进行打分（分数存在A数组中）要求编程计算出歌手平均得分（按去掉一个最高分和一个最低分的计算方法计算。）a = Array(98, 97, 95, 91, 90, 99, 93, 94, 93, 96)30、编程输出n行杨辉三角图形，n由键盘输入。 31、声明一个整型的二维数组a(1 to 4,1 to 4)，用随机函数产生各元素，范围介于[1,20]之间，编程将第1行和第3行对应元素交换。 32、随机产生15个小写字母，放在字符数组中。提示：c=chr(int(rnd*26+97)) 33、编写一个过程计算并输出区间[100，1000]内所有素数的和(要求判断素数使用过程（函数或子过程）来实现。调用该过程。(提示：只能被1和自身整除的自然数称为素数。) 34、随机产生10个1~100的正整数放入数组，显示产生的数，求最大值、最小值、平均值。 35、已知一维数组a()中的元素已排序，分别为{12，15，21，25，27，35，36，39，48，52}，编程将30插入数组a，并使a依然有序。 37、声明一个整型的二维数组a(1 to 4,1 to 4)，用随机函数产生各元素，范围介于[1,20]之间，编程将第2行和第4行对应元素交换。 38、随机产生10个[30,100]内的整数，求最小值及所对应的下标。 39、编一个判断宿舍的通用过程（函数或子过程）。调用该过程，计算并输出区间（1000，,1100）内所有素数的和。40、编一子过程ProcMin,求一维数组a中的最小值，子过程的形参自己确定。 41、编一个冒泡排序法子过程，对已知的若干整数按递减次序排列。提示：子过程的形式为sub sort1(a%())。提示：子过程的形式为sub sort1(a%())。 42、编一个选择排序法子过程，对已知的若干整数按递增次序排列。提示：子过程的形式为sub sort1(a%())。 43、编一个冒泡排序法子过程，对已知的若干整数按递增次序排列。提示：子过程的形式为sub sort1(a%())。 1、求100以内的素数。Private Sub Form_Click()Dim i%, j% For i = 2 To 100 For j = 2 To iI + 1, 1)Mid(a, nmin(a Mod 10)c = a 100 m = c + b + d Print m End Sub 13、从键盘输入三角形的三条边a，b，c的值，根据其数值，判断能否构成三角形。Private Sub Form_Click()Dim a%, b%, c% a = Val(InputBox(“input a”))b = Val(InputBox(“input b”))c = Val(InputBox(“input c”))If a + b > c And a + c > b And b + c > a Then MsgBox(“能构成三角形”)Else MsgBox(“不能构成三角形”)End If End Sub 14、已知数组a()，编程删除a中第5个元素。数组a中的元素分别为{12，6，4，89，75，63，100，20，31}。Private Sub Form_Click()Dim a(), i%, n% a = Array(12, 6, 4, 89, 75, 63, 100, 20, 31)n = UBound(a)For i = 0 To n Print a(i);Next i Print For i = 5 To n a(i1 ReDim Preserve a(n)For i = 0 To n Print a(i);Next i Print End Sub 15、随机生成一个整型的二维数组，范围在[10,20]之间，以上三角形式输出该数组。（下三角、全部元素）Dim a%(4, 4)Dim a%(4, 4)Private Sub Command1_Click()Picture1.Cls For i = 0 To 4 For j = i To 4 Picture1.Print Tab(j * 6);a(i, j);Next j Picture1.Print Next i End Sub Private Sub Form_Load()For i = 0 To 4 For j = 0 To 4 a(i, j)= Int(Rnd * 11 + 10)Next j Next i End Sub 16、利用随机函数生成一个4×4的矩阵(即二维矩阵),范围是[20,50]内的整数,输出每行中的最大值和下标。Private Sub Form_Click()Dim a%(3, 3), s0%, s1%, s2%, s3%, b0%, b1%, b2%, b3% Max = 40 For i = 0 To 3 For j = 0 To 3 a(i, j)= Int(Rnd * 31 + 20)Print Tab(j * 5);a(i, j);If a(0, j)>= Max Then s0 = a(0, j): b0 = j If a(1, j)>= Max Then s1 = a(1, j): b1 = j If a(2, j)>= Max Then s2 = a(2, j): b2 = j If a(3, j)>= Max Then s3 = a(3, j): b3 = j Next j Next i Print Print “ 第一行”;s0;“(”;0;b0;“)” Print “ 第二行”;s1;“(”;1;b1;“)” Print “ 第三行”;s2;“(”;2;b2;“)” Print “ 第四行”;s3;“(”;3;b3;“)” End Sub 17、利用随机函数生成一个4×4的矩阵(即二维矩阵),范围是[40,80]内的整数，求它的最大值及所对应的下标。Private Sub Form_Click()Dim a%(3, 3)Min = 80 For i = 0 To 3 For j = 0 To 3 a(i, j)= Int(Rnd * 41 + 40)Print Tab(j * 5);a(i, j);If a(i, j)<= Min Then Min = a(i, j): b = i: c = j End If Next j Next i Print Print “最小值为”;Min Print “其下标为”;“(”;b, c;“)” End Sub 18、输入一系列字符串，编程求出长度最大的字符串并输出其所对应的次序。Private Sub Form_Click()Dim a(5)as string,b(4)as integer,t%,max%,imax% For i =1 to 5 a(i)=inputbox(“a”)Next i For i =0 to 4 b(i)=len(trim(a(i)))Next i Max=1 For i =0 to 4 If max 19、利用随机函数生成一个4×4的矩阵(即二维矩阵),范围是[20,50]内的整数,输出该矩阵所有数据之和 Private Sub Form_Click()Dim a%(3, 3)For i = 0 To 3 For j = 0 To 3 a(i, j)= Int(Rnd * 31 + 20)Print Tab(j * 5);a(i, j);Next j Next i s = a(0, 0)+ a(1, 1)+ a(2, 2)+ a(3, 3)+ a(3, 0)+ a(2, 1)+ a(1, 2)+ a(0, 3)Print s;End Sub 20、输入一系列字符串，将字符串按递减次序排列。请编程实现。Dim a()As String, n%, i%, j% Private Sub Command1_Click()n = Text1 ReDim a(1 To n)As String For i = LBound(a)To UBound(a)a(i)= InputBox(“请输入字符串”)Picture1.Print a(i);Spc(1);Next i End Sub Private Sub Command2_Click()For i = 1 To n For j = 1 To n1)= a(i)Next i ReDim Preserve a(n1 If a(i)> max Then max = a(i): imax = i Next i Print “max=”;“imax=”;imax ReDim Preserve a(n2 s = s + a(i)Print a(i);Next i Print Print “avr=”;s /(n1, j1, j)Next j Next i For i = 1 To n For j = 1 To i Picture1.Print a(i, j);“ ”;Next j Picture1.Print Next i End Sub 31、声明一个整型的二维数组a(1 to 4,1 to 4)，用随机函数产生各元素，范围介于[1,20]之间，编程将第1行和第3行对应元素交换。 Dim a%(1 To 4, 1 To 4), t% Private Sub Command1_Click()Picture1.Cls For i = 1 To 4 For j = 1 To 4 Picture1.Print Tab(j * 4);a(i, j);Next j Picture1.Print Next i End Sub Private Sub Command2_Click()For i = 1 To 4 For j = 1 To 4 t = a(1, j): a(1, j)= a(3, j): a(3, j)= t Picture2.Print Tab(j * 4);a(i, j);Next j Picture2.Print Next i End Sub Private Sub Form_Load()For i = 1 To 4 For j = 1 To 4 a(i, j)= Int(Rnd * 20 + 1)Next j Next i End Sub 32、随机产生15个小写字母，放在字符数组中。提示：c=chr(int(rnd*26+97))Private Sub Command1_Click()Dim c$(14), i% Picture1.Cls For i = 0 To 14 c(i)= Chr(Int(Rnd * 26 + 97))Next i For i = 0 To 14 Picture1.Print c(i);Next i End Sub 33、编写一个过程计算并输出区间[100，1000]内所有素数的和(要求判断素数使用过程（函数或子过程）来实现。调用该过程。(提示：只能被1和自身整除的自然数称为素数。)Function sushu%(ByVal x%)Dim m%, Tag As Boolean, i% m = Val(x)Tag = True For i = 2 To m1 Sum = Sum + Val(List1.List(k))Next k Label1 = “［100，1000］内所有素数和为:” & Sum End Sub 34、随机产生10个1~100的正整数放入数组，显示产生的数，求最大值、最小值、平均值。Private Sub Form_Click()Dim a(1 To 10)As Integer, i%, maxa%, mina%, suma% For i = 1 To 10 a(i)= Int(Rnd * 71 + 30)Next i mina = a(1)maxa = a(1)suma = a(1)For i = 2 To 10 If a(i)> maxa Then maxa = a(i)If a(i)< mina Then mina = a(i)suma = suma + a(i)Next i For i = 1 To 10 Print a(i);Next i Print Print “max=”;maxa, “min=”;mina;“aver=”;suma / 10 End Sub 35、已知一维数组a()中的元素已排序，分别为{12，15，21，25，27，35，36，39，48，52}，编程将30插入数组a，并使a依然有序。 Private Sub Command1_Click()Dim a(), i%, k%, x%, n% a = Array(12, 15, 21, 25, 27, 35, 36, 39, 48, 52)n = UBound(a)x = Val(Text1)For k = 0 To n If x < a(k)Then Exit For Next k ReDim Preserve a(n + 1)For i = n To k Step-1 a(i + 1)= a(i)Next i a(k)= x For i = 0 To n + 1 Print a(i);Next i End Sub 37、声明一个整型的二维数组a(1 to 4,1 to 4)，用随机函数产生各元素，范围介于[1,20]之间，编程将第2行和第4行对应元素交换。 Private Sub Form_Click()Dim a(0 To 3, 0 To 3), i%, j%, t For i = 0 To 3 For j = 0 To 3 a(i, j)= Int(Rnd * 21 + 1)Print Tab(j * 5);a(i, j)Next j Next i Print Print For j = 0 To 3 t = a(1, j): a(1, j)= a(3, j): a(3, j)= t Next j For i = 0 To 3 For j = 0 To 3 Print Tab(j * 5);a(i, j)Next j Next i End Sub 38、随机产生10个[30,100]内的整数，求最小值及所对应的下标。Private Sub Form_Click()Dim a(1 To 10)As Integer, i%, mina%, m% For i = 1 To 10 a(i)= Int(Rnd * 70)+ 30 Next i mina = a(1)For i = 2 To 10 If a(i)< a(1)Then mina = a(i): m = i ElseIf a(i)= a(1)Then mina = a(i): m = i End If Next i For i = 1 To 10 Print a(i);Next i Print “mina=” & mina;“下标为” & m End Sub 39、编一个判断宿舍的通用过程（函数或子过程）。调用该过程，计算并输出区间（1000，,1100）内所有素数的和。Function ss(n)As Integer Dim i%, tag As Boolean tag = True For i = 3 To n / 2 If(n Mod i)= 0 Then tag = False Next i If tag Then ss = n End Function Private Sub Picture1_Click()Dim i%, avera avera = 0 For i = 1000 To 1100 If ss(i)<> 0 Then Print ss(i)avera = avera + ss(i)Next i Picture1.Print avera End Sub 40、编一子过程ProcMin,求一维数组a中的最小值，子过程的形参自己确定。Private Sub Form_Click()Dim a(1 To 10), amin, i% For i = 1 To 10 a(i)= Int(Rnd * 101)Print a(i);Next i Call ProcMin(a(), amin)Print Print “amin =”;amin End Sub Sub ProcMin(b(), min)Dim i% min = b(LBound(b))For i = LBound(b)+ 1 To UBound(b)If b(i)< min Then min = b(i)Next i End Sub 41、编一个冒泡排序法子过程，对已知的若干整数按递减次序排列。提示：子过程的形式为sub sort1(a%())。提示：子过程的形式为sub sort1(a%())。Private Sub Command1_Click()Dim b%(10), i% Print “排序前” For i = 0 To 9 b(i)= Int(Rnd * 100)Print b(i);Next i Print Print “排序后” Call sort(b())End Sub Sub sort(a%())Dim i%, m%, n%, min%, j% n = UBound(a)For i = 0 To n11 Print a(i);Next i End Sub 42、编一个选择排序法子过程，对已知的若干整数按递增次序排列。提示：子过程的形式为sub sort1(a%())。Private Sub Command1_Click()Dim b%(10), i% Print “排序前” For i = 1 To 10 b(i)= Int(Rnd * 100)Print b(i);Next i Print Print “排序后” Call sort(b())End Sub Sub sort(a%())Dim i%, m%, n%, min%, t% n = UBound(a)For i = 0 To n1 For j = 0 To ni If a(j)> a(j + 1)Then m = a(j): a(j)= a(j + 1): a(j + 1)= m Next j Next i For i = LBound(a)+ 1 To UBound(a)Print a(i);Next i End Sub 小学四年级下册科学教学计划 伍超 学情分析： 通过四年级上册的科学课教学，学生对科学课的认识得到了一定提高，部分学生已学会了自己收集资料和进行课堂记录的习惯，大部分学生已会进行仔细的观察，学生在实验前已具备了提出假设，然后设计实验计划，最后进行实验验证，具备了初步的探究能力。学生小组内的合作交流也有了基础。 两个班级的学生都喜欢实验，但孩子们只是凭自己的兴趣边玩边做，导致于观察不仔细，实验无序操作，科学探究的习惯尚未养成，也常常使学习任务难已按教学计划完成，逼迫老师调整课时；而且学生在作业习惯方面较差，特别是课外布置的收集资料、观察任务大多不能自觉完成，导致期末考核评价差异较大。 本期改进措施： 1、课堂常规常抓不懈，强化训练（提问、猜想、设计、验证、分析、结论）形成科学课堂教学的模式。 2、强化四人小组的合作学习模式，养成良好的探究素养； 3、加强每单元课堂作业与课后观察、调查作业的检查评价；促使课堂教学效率的提高。 二、教材分析： 1、本册教材主要内容特点及设计思路《科学》四年级下册包括《电》、《新的生命》、《食物》、《岩石和矿物》四个单元。 《电》单元包括用电安全事项、点亮我的小灯泡、简单电路、做个电路检测器、导体和绝缘体、做个小开关、推测4接头和6接头接线盒的电路连接方法、电池和灯泡的串联和并联等十分丰富的有关电的内容。 《新的生命》单元以观察油菜花为引子，展开了花的专题观察，从对花的构造的研究过渡到对果实和种子的研究，又从植物的繁殖方式延伸到观察动物的繁殖活动。 《食物》单元突破了学科的界限，紧紧贴近小学生的生活实际，设计了探索食物的营养成分、观察生和熟的食物、变质的食物，讨论储存食物的方法、获取食品包装袋上的信息等活动，从多个角度引导学生以食物为主题展开研究。 《岩石和矿物》单元则将培养小学生的科学探究能力作为主要目标，把对岩石和矿物的观察和描述作为基础活动，采取分类、猜测和实验的方式，引导学生认识岩石的形成和变化原因。教材总的特点仍是以活动为主线，以结构为连接，以培养小学生的科学素养为宗旨。教材的外线是活动，内线则是追求学生科学探究能力的发展。 2、本册教材在设计思路上主要体现了以下特点： （一）、适当扩大单元规模，使学生能够在一段较长的时期内深入研究。四下教材在呈现方式上的最大特点就是采用大单元的模式，这是在尊重学生的主体地位、满足学生发展需要的前提下做出的改进。新教材理念追求的是“一英寸宽、一英里深”的探究活动，这对激发学生持续的研究兴趣、经历较为完整的探究过程，以及实现科学教育目标的多元整合都是十分有利的。大单元的设计，可以使学生在持续一个月的主题学习中学习兴趣不断得到激发，探究活动不断深入，学习活动能够向着更多、更广阔的领域拓展，获得更为全面和丰富的学习体验。所以，我们在教学中要注意活动之间的结构联系，促使学生不断产生新的问题，以问题推动探究活动的逐步深入。 （二）、更加注重科学素养的培养，探究方法不断丰富。在三年级的科学教学中，强调科学探究始于观察。确实，对于四年级的孩子来说，他们总是对周围的世界充满了极大的好奇心。科学上的发明、发现也往往正是由观察迈出的第一步。所以把观察作为进行科学探究活动的第一个重要方法加以强调是完全正确的，也符合儿童的认知规律。随着科学探究活动的逐步深入，探究的方法自然应该得到不断丰富。其中的猜想和推测，是科学研究过程中两个重要的环节。本册教材在这两方面就是有所侧重的。随着探究方法的丰富，探究的模式也跟着丰富起来：如观察-统计-比较-分析-结论、观察-假设（推测）-验证（测量、实验）-分析-结论等。 （三）、加强对学习主体的研究，构建以儿童心理发展为线索的科学探究体系。本册教材是以儿童的心理发展为基础构建的，所有的活动都在对儿童认识问题的规律和特点深入理解的基础上进行设计的。具体说，就是活动设计充分遵循了儿童认识发展的顺序，从学生们可观察到的微小变化开始，从关注学生身边的事物开始，用学生的眼光去看待事物，努力促进他们去建立自己的观点和概念。 一、教学措施： 为了较好完成本学期的教学目标，突破难点，解决重点，结合学生实际，我拟定了如下的教学措施：（老师和学生同时遵守） 1．课堂常规有序：课本、笔记本摆放在书桌角上，边边重合，文具盒摆放在自己的正前方，铃停准时上（下）课，互不侵占时间。 2、课堂中随时评价给分：加分内容（发言、倾听、猜想、敢于提出不同意见、合理的建议、创新的设计等），进行及时评价反馈，让学生即时掌握自己的平时情况。 3、实验实行评分考核：为了使每位学生的能力都得到发展，实行小组长、实验员、记录员轮流制，实验记录考核制.4、要求学生平时多观察生活中的科学现象，并且能用所学知识解决一个或几个生活问题，最后写成科学小论文，真正实现科学的生活化。 5、实行单元一练的课堂作业，及时批改，让学生养成及时完成作业的习惯，而且作业也实施星级评定。 二、教学进度安排 周课 题单 元 宣传考核评价方案（1课时）电 2《电和我们的生活》 《点亮我的小灯泡》 3《让更多的灯泡亮起来》 《电路出故障了》 4《导体和绝缘体》 《我来做个小开关》 5《里面是怎样连接的》 单元练习 6《我们选择了什么》 《油菜花开了》 新的生命 7《各种各样的花》 《花、果实和种子》 8《豌豆荚里的豌豆》 《把种子撒播到远处》 9《萌发的种子》 《动物的卵》 单元练习周课 题单 元 10《一天的食物》 《我们的身体从食物中获得什么》 食物 11《吃什么和还吃什么》 《生的食物和熟的食物》 12《减慢食物变质的速度》《食物包装上的信息》单元练习13《各种各样的岩石》 《进一步观察岩石》岩石和矿物 14《岩石的组成》 《怎样观察、描述矿物》 15《岩石会改变模样吗》《岩石、矿物和我们》单元练习16考核评价资料整理、考核评价资料整理、总复习阶段 17总复习1总复习2......18科学四下期末检测（开卷） 四年级上册科学教学总结 伍超 一、时间过得真快转眼一学期又结束了，随着学期的结束，我们科学教学也告一段落，在此我们对四年级科学教学做一个总结。 二、学生情况分析： 学生经历了一年的科学学习，对科学课的学习已经有了一定的基础。比如，对周遍的事物有了一定的科学认识；初步掌握了科学学习的方法，尤其是观察的方法；学生的求知欲和参与科学活动的愿望明显增强。因此，这一学年是培养学生科学素养的至关重要的时期。本学期，四年级有3个班级，我担任的是四年级3班，班级学生数51。据初步了解，学生中部分好动、思维活跃、积极性高，这也为科学课程的教学打下了较好的基础。但是也有部分学生基础薄，学习习惯有待于改进，家庭条件和环境不够，给科学的教学带来了一定的难度。 三、对教材的运用和教法 本册教材有四个单元“天气”、“溶解”、“声音”、“我们的身体”。覆盖了生命科学、物质科学和地球与宇宙科学三大领域，具体为：生命科学（生命体的结构与功能）《我们的身体》；物质科学（物体与材料的特性）《溶解》；《声音》；地球与空间（地球和天空的变化）《天气》。调整后的新教材，内容体系更加科学、合理。每个单元都有七个教学内容，一般每个教学内容为一个课时。根据教学建议，对典型的过程和方法展开充分的探究，不以1课时为限制。加强单元后的总结性教学，帮助学生梳理概念、澄清观点。 在教天气一单元时，我把学生带到教室外，观测天空中的云彩判断什么积云和卷云等等天气现象，了解云与下雨的关系，并要学生自己把雨量器放到室外，了解测量降水量的情况，在教学溶解单元时，我把学生带到实验室，分组让他们做好溶解的试验，让学生了解了不同物质在水中的溶解能力。也让他们知道100毫升水里面到底能溶解多少克食盐，提高了他们实验的兴趣，也了解了那些物质不能溶解哪些物质能溶解的性质。特别是教声音这一课，学生通过做实验，了解了震动产生声音，了解了声音与震动的快慢有关系，特别实制作土电话，学生们兴趣很高，他们通过实验，了解了声音的传播与很多因素有关系，比如 “空气 物质”等。在教我们的身体这一课时，由于每个人都有身体，学生对这课比较容易掌握，消化系统，呼吸系统，以及人体各部分的构造等，懂得要如何保护好身体，也懂得人与水的关系了，了解人体器官如骨骼、关节和肌肉等之间的协作。 四、所得经验： 充分了解学生对所学科学问题的初始想法，特别是一些概念理解过程中出现的想法。有些问题必须指导学生反复进行控制变量的实验。（控制变量实验要加以指导），引导学生在观察和实验的过程中做好记录。引导学生对观察和实验结果进行整理和加工，形成正确的解释。引导学生从日常的学习、生活习惯着手，养成良好的观察、思考、记录等良好的学习习惯。这样才会增强学生探究科学的积极性。 今后一定顺应学生的学习积极性，多做实验，多让学生了解亲身体验的东西，并引导去发现科学原理，争取在科学教学中取得更好的成绩。 V台词 Hungary 2006年4月20日 俄罗斯 Russia 2006年4月20日 日本 Japan 2006年4月29日 [编辑本段]〖剧情介绍〗 影片讲述的故事发生在虚拟的未来世界，那时的英国变成了一个由独裁者萨特勒(约翰·赫特饰)所统治的法西斯极权主义国家，人民生活方在残暴的统治下，疾病、饥荒、灰暗，且秘密警察无处不在。在这里，外国人、同性恋者和反对人士都会被抓入集中营处死。 艾维(娜塔莉·波特曼饰)是生活在这个国度的一个柔软的少女，在一次宵禁她不幸落入了政府爪牙的魔爪，就在生死危急的关头，一个头带一张露齿而笑的面具，身披斗蓬的神秘怪人(雨果·维文饰)将她拯救了出来，临走时这个神秘怪人告诉艾维他叫作“V”。“v”的出现引起了当局的注意，马上派人搜查，这时“v”出现在了电视台，播放了不惜用恐怖主义也要推行所谓“暴力革命”的演讲，此时，有人追查到艾维的单位，即这个电视台。“v”在逃走过程中得到了艾维的帮助自己却受伤昏迷，v把艾维到他的家，在他家里，“v”告诉艾维，自己是一个用极端暴力和恐怖主义手段对抗政府的所谓“斗士”，目前正在策划一个计划，他准备效仿1605年的盖伊·福克斯，在11月5日炸毁国会大厦。(1605年，盖伊·福克斯和同伴在国会大厦下面埋了36桶炸药企图将当时的残酷的独裁政权轰掉，但计划败露，被英王詹姆斯于当年11月5日绞死。)而他所带的面具就是英国人一眼就能认出了盖伊·福克斯。艾维想离开那里，所以答应“v”协助他去暗杀一位色魔主教，在色魔主教被干掉的过程中，艾维逃到了她的同事戈登的家，在那里，戈登表现得很崇拜“v”，戈登拍的讽刺首相的节目令他被秘密警察要了命。艾维在逃跑的时候被抓了，她的头发被剃光了，她受尽各种折磨。最后她被放出来了，结果她发现抓她的和折磨她的都是“v”。而“v”的目的只是让艾维战胜恐惧。 艾维还是离开了那里，在外面的所见所闻（政府的暴政、人们对政府的痛恨、人们对“v”的崇拜）和对那里的留恋，让艾维再次回到那里，“v”赠送她一件礼物，一列装满炸药准备炸掉国会大厦的地铁。“v”去和克里蒂作交易，杀了首相，但是也身受重伤，“v”告诉艾维爱上了她，但是最后还是死在了艾维的怀里。 艾维把“v”安放在地铁上，这时侦探先生赶到，不过最后艾维还是在11月5日的钟声敲响后启动了地铁，象征独裁的国会大厦倒下了，美丽的焰火给暴政下的人们带来了希望，让他们永远记住了11月5日这个特殊的日子。 “v”认为他所做的一切不光是为了自己的复 仇，也为了国家和人民。而这一点在对恐怖主义极为敏感的西方国家引起极大的争议，为此影片不得不推迟上映整整一年时间，并且首映改在了德国。[编辑本段]〖相关评论〗 《V自仇杀队》是一部非常值得观看的电影，它引人深思。 ——CBN新闻 完美的镜头，精彩的故事，不容错过。 ——DVD评论 《V字仇杀队》是一部关于英雄的恐怖主义者电影：美丽，深刻，引人入胜。 ——时代周刊 这是一部能够让你发问的电影：谁想出了这么好的主意？ ——声音与画面 这是本好莱坞制作的最怪异的电影，你要么观看，要么拒绝观看。 ——时代周刊 〖幕后制作〗 [关于编剧和导演] 对于《V字仇杀队》来说，最值得关注的很显然是它的编剧，而不是导演。因为出现在本片编剧位置上的名字是沃卓斯基兄弟，他们以一部惊动天下的科幻电影《黑客帝国》为他们赢得了巨大的名声和财富。而在本片中，他们却反而退居编剧位置，而是影片由不太著名的詹姆斯·麦克特格来担任导演。这是詹姆斯·麦克特格第一次担任导演一职，在此之前，他仅仅在在《黑客帝国》三部曲及《星战前传1、2》中担任过副导演。不过，由于背后有沃卓斯基兄弟的强力支持，他顺利地并出色地完成了本片的导演工作。此外，本片的制片人也是来自《黑客帝国》系列的乔·西佛。事实上，《V字仇杀队》的故事早在九十年代中期就吸引了沃卓斯基兄弟的目光，他们甚至写出了剧本的初稿。然而，那时他们正全心拍摄《黑客帝国》三部曲。几年过去了，《黑客帝国》已经成为了科幻片的扛鼎之作，沃卓斯基兄弟也名利双收，但他们对《V字仇杀队》的仍然怀有浓浓的兴趣，不过，这次他们选择了幕后工作，而将导演的重任交给了他们得力的助手詹姆斯·麦克特格。其他的制作部门，包括监制、美术、视觉效果，也完全是《黑客帝国》的原班人马。 [关于电影] 毫无疑问，《V字仇杀队》是2005到2006年间最值得期待的宏大电影之一。本片根据著名作家阿兰·摩尔同名绘画本小说改编而成，讲述的是在未来英国的极权统治下，一位名叫伊芙·哈蒙的温柔年轻女子死里逃生，被一名叫V的带着面具警员救出，V具有不可思议的战斗能力，其诡计变化多端，手段极其残忍。当他摧毁了伦敦两个标志性建筑并控制了被政府摆布的电视广播以后，一场革命爆发了。市民被煽动，并企图以起义来对抗政府的专治与镇压。不料，伊芙意外的得知了V的神秘背景，同时也发现了关于自己的一个巨大真相，给人们带来的正 义与自由却把整个社会推向残酷与堕落的深渊。 本片的故事背景被设置在未来伦敦，美术设计欧文·皮特森的首要任务是要营造一个没有灵魂的未来伦敦市，他与服装设计萨米·谢尔顿采用了灰白色作为电影美术布景及服装的主调，影片中所营造出来的极权统治下的社会沉闷而单调，极富特色。 影片大多场景都在德国柏林的片厂拍摄，其中Stage 2片厂更是德国科幻电影《大都会》的拍摄场地，主角V的巢穴The Shadow Gallery就被设置在那里。The Shadow Gallery大概位于今日圣保罗大教堂的地下，是个充满着秘道的革命地下总部。影片的V是个文化艺术的守护者，故他的藏身地点也藏有大量文化产品。例如毕加索等众多现代艺术品，布景设计师花了很多时间去搜购不同类型的经典作品，当然也付出了庞大的复制版权费。 V的造型，首要是他的面具标志，由于在一次革命行动中被火烧伤，他被迫要戴上以16世纪英雄盖·福克斯样貌的面具，这个面具成为了他独特的标志。影片的面具造型沿袭漫画原著，导演麦提格不想借助CG特效，而采用基本的泥浆倒模效果制成，再配合灯光与摄影技巧去表达V的各种神态，主角雨果·维文躲在面具后演戏难度更高，他需要后期参与配音以传达V在面具后发声的更佳效果。 V的战衣植根于16世纪，再结合现代剪裁，令外型看来有点后现代感。他的战袍内藏有六把飞刀，并有刀套附在内衣上。至于V每次行动完后必留下的红玫瑰，影片用到的玫瑰属于名贵的Grand Prix品种，道具部每日都有人新鲜采购，以确每日都有盛放的玫瑰可供拍摄之用。 [关于演员] 本片的男主角原来选定的是詹姆斯·普瑞弗伊，但后来他在影片开拍4周后，因为不明原因退出了剧组。于是，在《黑客帝国》中成功扮演特工史密斯、在《指环王》中有出色表演的澳大利亚演员雨果·维文临危受命，在影片中出演“V”这一角色。这一次，雨果·维文必须摘下他在Matrix中一直戴着的墨镜，而要戴上面具，只凭声音演出。导演詹姆士·麦克特格对雨果出演这一角色十分满意，他说：“雨果一戴上面具，我们就知道影片会成功了。他有过舞台演出的经历，这对塑造这个角色很关键。此外，他的动作表演也很精彩，声音也很棒。”在《星战前传3：西斯的复仇》中扮演阿米拉达女王的美国女演员娜塔丽·波特曼则在这部影片中扮演女主角伊芙·哈蒙。娜塔莉·波特曼为了本片拍摄，甚至不惜剃光头发。影片中，伊芙是V的革命伴侣，她在片中被V所救，由一个女工成为反抗极权的革命份子。为了演好片中角色，娜塔莉·波特曼搜集了很多参考书 ，甚至包括一本六七十年代美国激进份子劫狱行动书籍《地下的处境》，以及一本有关1605盖·福克斯革命行动纪录的《信任与反叛》。[编辑本段]〖原声音乐专辑曲目〗 1.Remember Remember 2.Cry Me A RiverCat Power 10.England Prevails 11.The Dominoes Fall 12.Bird Gerhl-Antony & The Johnson 13.Knives And Bullets(And Cannons Too)[编辑本段]〖精彩花絮〗 ·在1999年拍摄《黑客帝国》之前，沃卓斯基就写出了本片剧本的第一稿，因此这部影片在主题上与《黑客帝国》有重合之处。 ·娜塔丽·波特曼战胜斯佳丽·约翰逊和布鲁斯·达拉斯·霍华德被选为伊芙角色的扮演者。 ·制作组被允许从午夜到早上四点钟在靠近英国国会和大本钟附近拍摄。而且，有一次，他们还被允许中断了交通四分钟。 ·本片很大程度上应该归功于它的摄影师阿德里安·彼德，他在2005年12月逝世。 ·娜塔丽·波特曼为了演好拷打场景里的伊芙·哈蒙这个角色，剃光了自己的头发。她说，她只想做得更好。 ·詹姆斯·普洱弗伊(James Purefoy)原计划出演本片，但由于档期问题，他的位置被雨果·维文(Hugo Weaving)取代。 ·拍摄期间，娜塔丽·波特曼曾与巴巴拉·博克利(Barbara Berkery)一起工作。巴巴拉·博克利是一位方言专家，他也曾格温妮丝·帕特洛(Gwyneth Paltrow)一起工作，以便纠正她的英语口音。 ·“V”在原著和影片中都有多重含义，最浅显的意思自然是“胜利”(Victory)，但它显然是起源于“V”在Larkhill集中营的经历——当时他就住在意为罗马数字“五”的“V”字号牢房。事实上，“V”在片中还有更多含义，当“V”与伊芙第一次见面时，他就以完整的句子一口气说出了很多个以“V”开头的词。 ·阿兰·摩尔的原著初见于1982至1985年的《武士》(Warrior)杂志，原本是黑白插图。该杂志1985年停刊，《V》的故事当时还没有结束。1988年美国的DC公司购得版权并以彩色版重新刊出十期《V字仇杀队》，同时也给该故事画上了圆满的句号。后来，DC公司又以图画小说的形式集结出版。 ·由于动笔于上世纪八十年代初，原著中故事开始的时间——也就是“V”初次露面展开“恐怖行动”的时间，是1997年11月4日晚至5日凌晨，电影版因为显而易见的原因，将这一时间改到了2020年的同一时日。 ·阿兰·摩尔的小说文本里，并没有具体描绘“V”所戴的面具，是画师大卫利 奥德(David Lloyd)出的主意：以历史上的Guy Fawkes为原型打造面具。 ·本片宣传语，同时也是本片第一句台词，是“Remember, remember the 5th of November”，这来源于至今在英国仍然存在的“Guy Fawkes之夜”。实际上，历史上的Guy Fawkes就是在1605年11月4日至5日的子夜被抓住的，他的谋反行动被称之为“火药阴谋”(Gunpowder Plot)，后人为了纪念这次事件——事实上是为了庆祝抓住Guy Fawkes——在每年的11月4日晚，在爱尔兰和不列颠岛的部分地区，都会有游行活动，通常会焚烧一个Guy Fawkes的布偶或者纸偶为标志。同时，小孩们还会唱些歌谣，名为“The Bonfire Prayer”。 ·Valerie，这个原著与电影中不得不提的超重要配角，正是她的故事打动了“V”，也打动了伊芙，并最终促成他们两人的“重生”。 ·电影最后“全民皆V”的场景，显然是个理想化的镜头，象征意义多于画面可行性，因为当所有人都脱去面具时，在那镜头短暂停留的时间里，我们会惊讶地发现那些在电影中死去的角色又“复活”了，如velerie，女医生，近视眼小女孩，伊芙的父母等„„电影时空里不可能加入游行队伍的同志们也在其中，例如芬奇的助手多米尼克„„ ·电影对原著作了诸多改动，时间设定就不必说了，警察芬奇的角色也有所变动，电影中他最终“理解”了，而没有像原著中那样搞掂了“V”。原著与电影中“V”所摧毁的伦敦名建筑的顺序也是相反的，而且，原著中伊芙最后代替“V”炸掉的是“唐宁街10号”——历任英国政府首相官邸。 穿帮镜头 ·当V说他从来未曾对着他的自动唱片点唱机的任何歌曲跳舞的时候，一首歌曲在背景中响了起来，但是在点唱机上看不到任何唱片。甚至在V按下唱机按钮之后，唱机上仍然没有唱片。 [编辑本段]〖精彩对白〗 Evey Hammond： You're getting back at them for what they did to you.伊芙·哈蒙：你将回到他们那里，因为他们要对你做些什么。 V： What was done to me was monstrous.V：对我所作的事情都是怪异的。 Evey Hammond： Then they created a monster.伊芙·哈蒙：那么，他们就创造了一个怪物。 ------------------ V： Remember, remember, the fifth of November, The gunpowder treason and plot.I know of no reason why gunpowder treason should ever be forgot.V：记住，记住，十一月五号，火药叛乱和阴谋。我不知道火药叛乱为什么曾经被忘记。 ------------------ Evey Hammond： Who--who are you? 伊芙·哈蒙：谁——你是谁？ V： Wh o? Who is but the form following the function of what...and what I am is a man in a mask.V：谁？身份仅仅只是伴随着本质的形式„„我的本质是一个带着面具的人。 Evey Hammond： I can see that.伊芙·哈蒙：我能够看到。 V： Of course you can.I'm not questioning your powers of observation, I'm merely remarking on the paradox of asking a masked man who he is.V：你当然能。我不会怀疑你的观察能力，问一个带着面具的人是谁有意义吗？ ------------------ Lewis Prothero： Oh my god...it is you! 路易斯·普若瑟罗：哦天哪„„是你！ V： The ghost of Christmas past.V：昔日圣诞节幽灵。 ------------------ Lewis Prothero： England Prevails! 路易斯·普若瑟罗：英格兰胜利了! ------------------ Evey Hammond： V, I can't stay here.伊芙·哈蒙：V，我不能呆在这儿。 V： I know.You won't find anymore locked doors here.V：我知道。在这儿，你找不到任何上锁的门。 ------------------ V： There is no such thing as coincidence, just the illusion of coincidence itself.V：这里没有任何事物是一致的，仅仅是一致本身的幻觉。 ------------------ V： Behind this mask is a man, and behind this man is an idea.And ideas are bulletproof.V：这张面具之下不止是肉体，这张面具之下是一种 思想，克里蒂先生。而思想，是杀不死的。 ------------------ V： When all your bullets are gone, I better not be standing, because you'll all be dead before you reload.V：当你的子弹用光的时候，我不会站在这里，因为在你重新装上子弹之前，你就已经死了。 ------------------ Bishop： Please!Mercy! 主教：求求你！宽恕我吧！ V： No mercy for you today, bishop.V：今天对你不会有宽恕，主教。 ------------------ V： The only verdict is vengeance, a vendetta, held as a votive not in vain.V：唯一的结论就是复仇，一种仇恨，作为一种虚无的奉献。 ------------------ V： After a VERY long, very alliterative introduction, it is my very great pleasure to meet you, and you may call me V.V：在经过 漫长的时间之后，在经过头韵的引介之后，我非常高兴遇到你，你可以称我为V。 Evey Hammond： Are you like a crazy person? 伊芙·哈蒙：你就像一个疯人吗？ ------------------ [Standing in the Rain After Coming Out of the Simulated Detention Camp] [在即将出现的模拟拘留营之前，站在雨中] Evey Hammond： The God is in the rain.伊芙·哈蒙：上帝在雨中。 ------------------ Delia Surridge： Are you going to kill me now? 迪利亚·萨瑞吉：你现在要杀死我吗？ V： No.I killed you ten minutes ago while you were sleeping.V：不。我十分钟之前就已经杀死了你，那时你正要入睡。 Delia Surridge： Will it be painful? 迪利亚·萨瑞吉：是不是很痛？ V： No.V：不。 Delia Surridge： Thank you.Is it too late to apologize? 迪利亚·萨瑞吉：谢谢你。道歉还来得及吗？ V： Never.V：当然。 Delia Surridge： I'm so sorry.迪利亚·萨瑞吉：我很抱歉。 Why? Because while the truncheon may be used in lieu of conversation......words will always retain their power 因为尽管沉默代替了谈话 言语却总是能保持它的力量 I dare do all that may become a man.Who dares more is none.只要是男子汉做的事，我都敢做 没有人比我有更大的胆量 ,艺术家用谎言道出真相，政客用谎言掩盖真相 [编辑本段] 二、同名漫画 [编辑本段]〖出版背景〗 V for Vendetta最初在Warrior杂志以黑白方式于1982到1985之间发行.这是当时最出名的作品之一,在26期Warrior中做过好几次封面。 Alan Moore和David Lloyd受60年代著名的漫画形象影响,还有Night Raven(Lloyd以前和他还有作家Steve Parkhouse一起合作过)的影响开始构思这一套黑暗冒险历程.其名字V for Vendetta是剪辑师Dez Skinn的主意,是对60年代的IPC漫画的致敬.Lloyd采用Moore的意见,让V穿的像Guy Fawkes(我查了一下,这家伙曾经试图炸毁英国国会大厦)。 当Warrior在1985年被取消(当时还有一整集没有发行),有几个公司试图让Moore和Lloyd同意让他们发行.直到1988年,DC Comics准备再版十期彩色的Warrior,然后使这个系列得以完成.第一次新材料出现在第7期,包括了Warrior第27期的内容和还没有发表的那集.Tony Weare画了一章(“Vincent”)还投稿了两张附加的(“Valerie”和“The Vacation”);Steve Whitaker和Siobhan Dodds是整个系列的上色师.这个系列后来被收集成绘图小说,在美国由DC's Vertigo出版(ISBN 0930289528),在英国由Titan Books出版(ISBN 1852862912)。 [编辑本段]〖故事主题〗 背景 设置在虚构的未来英国,在1983年,工党胜利后,核武器就被从这个国家去除.在限制核攻击下,这个国家得以保持完整.这时一个极端右翼法西斯党派叫做Norsefire,靠在核冬天限制食物,政府控制的媒体,秘密警察,计划经济,技术支撑的集中营崛起,特别是George Orwell's1984遥控闭路电视(Moore在创作这个系列的时候,闭路电视在英国还不普遍,现在伦敦是世界上闭路电视最集中的地方).当故事开始时,政治冲突结束,集中营结束了任务被关闭了,公众都很满意.直到V--一个恐怖分子,自称无政府主义者,穿戴像Guy Fawkes一样的人.靠不可思议的战斗能力和变化多端的诡计,开始了一个周密的,猛烈的,戏剧性的战役来打倒政府。 V本身就是个谜,他的背景只能靠暗示来猜测;有很明显的暗示V的身体上和心理上都不正常.故事的大部分都由其他角色来描述:V的仰慕者,学徒Evey,16岁的火柴厂工人;Eric Finch,一个厌世的追捕V的警察;还有法西斯政党内部的竞争者.V的破坏性举动是精神控制,这个系列的主要思想是为了更高的目的--稳定和自由--使暴力合理化.这个角色是无政府主义的鼓吹者,沿袭传统无政府主义的恐怖分子,混乱无政府主义的提倡者。 V和5(V是第五个罗马数字)都有很多的含义.比如人物V引用自Thomas Pynchon的小说V.贝多芬的第五交响曲(前四个记录可以用V以摩斯密码的形式表示).V经常以五个音节的短句介绍自己:“You can call me V.”“Remember, remember, the fifth of November”也可作为参考,这是为Guy Fawkes设计的童谣的第一句.而且每一章的名字都以V开头.另一个链接至“Prisoner of Room Five”,后来改编为电视剧。 接下来是Evey,V的学徒,名字有4个字母.她的名字含有EVE,是神的新文明之母.在这系列的末尾,Evey完成了V的最终恐怖行动,她毁掉了英国权威的心脏,使未来没有了定数.就像圣经的夏娃,她的行为产生了一个新的社会。 这是Moore第一个运用大量详细的叙述和会引起读者注意的多重故事主线的系列,背景经常充满线索;文学上的暗示和文字游戏非常卓越,表现在章节名都以V开头还有V的讲话(几乎总是五步音的格律,使用每行五个重音节的诗音步)。 这部书的结构有几处直接与Gaston Leroux的<剧院魅影>相对应:Shadow Gallery替换了Phantom's Lair,Evey的诱导和Christine Daae的re-education mirrors。[编辑本段]〖故事大纲〗 第一卷：统治期的欧洲 1997年11月5日,伦敦.V从一帮叫做Fingerman的秘密警察手中援救了一名年轻女子Evey Hammond.当时他们因为Evey试图恳求他们而准备强奸并杀害她.在炸毁国会大厦之后,V把她带回自己的秘密老窝,他管它叫“the Shadow Gallery”.Evey告诉了V她自己的故事,讲述了80年代的核战以及他父 亲是如何因为加入社会主义者而成为政治犯的。 对爆炸案进行调查工作的任务被分配给了Eric Finch,一个经验丰富的调查员.通过他,我们遇见了这个腐败政府的其他人物,包括领导人,Adam James Susan,一个专注于极权国家电脑系统Fate的隐遁者。 V接下来炸掉了伦敦刑事法庭,对抗三个党派中的人物:Lewis Prothero,天主教会的广播员,职务是“voice of Fate”,通过折磨和毁坏他的洋娃娃收藏品,V在杀死他之前使得Prothero成了神经病;Bishop Lilliman,神职人员中的娈童癖代表,V用刀尖逼他吃下带有氰化物的薄饼而杀死了他;Delia Surridge,一个表面上不关心政治的医生,实际上和Finch有私人关系.Finch的调查,在Surridge的日记中告一段落,其中表明这三个受害者都是臭名昭著的Larkhill集中营的官员,而且其他的官员也在几年前都死了,显然都是V杀的.V是这个地方唯一的幸存者,而且没有他的真名记录.只知道他曾在这里接受过医学实验,使他成为智慧而残暴的复仇者。 第二卷：不道德的歌舞表演 六个月后,V闯入政府的广播站,发表无政府演讲,号召人民控制自己的生活;他靠一个残酷而致命的诡计逃脱,使Eric Finch的行动延缓。 Evey对V十分依赖,但也开始挑战V的道德.在Shadow Gallery的对质后,她发现自己被抛在了街上,找不到V了.她被Gordon,一个小罪犯,带走.他们偶然遇到了Rose Almond.Rose Almond是一个被V杀死的警察的遗孀;Rose曾被迫做舞女,因而对这个政府产生了憎恨.Creedy,一个秘密警察的小头头,开始组建私人民兵,希望靠V对政府的动摇力来反对统治者.V,保持监视所有的小团体,开始使他们互相对抗。 当Gordon被Creedy雇用的歹徒杀死后,Evey试图报仇,但是被逮捕,拘留,受折磨.在她的牢房里找到了一张以前同室者写的信,Valerie,一个因同性恋而被监禁的女演员.Evey的质问员给她选择--合作或是死亡,在受到Valerie的影响下,她拒绝投降,于是被告知自由了.她感到很惊讶,明白了这其实是V的计划,V使她经历和自己一样的精神考验.他说Valerie是另一个Larkhill的囚犯,就死在他的隔壁.Evey读到的就是V所读到的.Evey的愤怒使她接受了自己的身份和自由。 第三卷：做自己想做的事的乐土 1998年11月,V毁掉了政府的通讯和监视中心,刺激了一波荒唐的暴力袭击和快乐主义,受到Creedy街头黑帮的残暴镇压.同时,V注意到这不是自己设想的“做自己想做的事”的乐土,但这仅仅是“抢自己想要的”的混乱,这是他计划的无政府状态--自然有序社会--的中间状态.Finch的助手Dominic发现V在一开始就有权限使用Fate计算机系统,解释了他为什么总是有远见;这个消息加速了统治者的精神崩溃。 Finch到被抛弃的Wiltshire Downs的Larkhi ll遗址,在那里,他服用了迷幻剂.他的幻觉使他直接了解了V.回到伦敦后,他发现Shadow Gallery在维多利亚车站,那是伦敦被抛弃的地铁系统的一部分.Finch进入了他的基地,致命的击伤了V,V逃脱了,最后死在了Evey的怀里.Evey除下了他的面具,但不是为了知道他的身份,她戴上了面具穿上了V的备用服装.此时,Rose Almond的私人报复使她刺杀了统治者.在接下来的混乱中,在Finch报道V已经死了的时候,Creedy被自己人杀了.当Evey以V的身份出现在群众面前的时候,起义开始了。 Evey完成了V最后的恐怖袭击,炸毁了唐宁街10号.用充满炸药的地铁把V的遗体送到目的地引爆,给她的导师一个“海盗葬礼”.Evey从一帮暴徒中救出Dominic,把他带回了Shadow Gallery.暗示她要训练他为她的继承者,发誓帮助人民创造一个V设想的社会.在推翻了旧的极权政府之后,不需要破坏了.Finch看到城市里的暴力混乱,逃往乡村.英国所有的权威都没有了;未来没有了定数。 离婚协议书 男方： 女方： 男方与女方于2005年 10认识，2006年10 月 26日记结婚，婚后生育一男孩，名卢宇轩，一女孩名卢梓轩。因夫妻感情破裂，已无和好可能，现经夫妻双方 自愿协商达成一致意见，订立离婚协议如下： 一、男女双方自愿离婚。 二、子女抚养、及探望权： 男孩由男方抚养，随同男方生活。在不影响孩子学习、生活的情况下，女方可随时探望男方抚养的孩子。 女孩由女方抚养，随同女方生活。在不影响孩子学习、生活的情况下，女方可随时探望男方抚养的孩子。 三、夫妻共同财产的处理： ⑴存款：无⑵房屋：无 ⑶其他财产：五 四、本协议一式三份，自婚姻登记机颁发《离婚证》之日起生效，男、女双方各执一份，婚姻登记机关存档一份。 六、如本协议生效后在执行中发生争议的，双方应协商解决，协商不成，任何一方均可向人民法院起诉。 男方： 女方： 年月日第三篇：科学计划总结v
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