康湘辉--数字钟设计报告

第一篇：康湘辉--数字钟设计报告

岳阳职业技术学院电子工程系《电子设计与制作》课程设计报告

应用电子高职(3)08-1

李会民

电子设计与制作课程设计报告

工程系题

目：

数字钟的设计与制作

学

年：10学年

学

期：第二学期

专

业：应用电子

班

级：H09-1

组

别： 3 姓

名：康湘辉

指导教师：

小组成员：

时

间：2010年11月1日— 2010年10月7日

岳阳职业技术学院电子

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电子设计与制作课程设计报告

一、设计目的

数字钟是一种用数字电路技术实现时、分、秒计时的装置，与机械式时钟相比具有更高的准确性和直观性，且无机械装置，具有更更长的使用寿命，因此得到了广泛的使用。数字钟从原理上讲是一种典型的数字电路，其中包括了组合逻辑电路和时序电路。

因此，我们此次设计与制做数字钟就是为了了解数字钟的原理，从而学会制作数字钟.而且通过数字钟的制作进一步的了解各种在制作中用到的中小规模集成电路的作用及实用方法.且由于数字钟包括组合逻辑电路和时叙电路.通过它可以进一步学习与掌握各种组合逻辑电路与时序电路的原理与使用方法.二、设计要求

（1）设计指标

① 时间以12小时为一个周期；

② 时间以12小时为一个周期显示时、分、秒；

③ 具有校时功能，可以分别对时及分进行单独校时，使其校正到标准时间； ④ 计时过程具有报时功能，当时间到达整点前10秒进行蜂鸣报时； ⑤ 为了保证计时的稳定及准确须由晶体振荡器提供表针时间基准信号。（2）设计要求

① 画出电路原理图（或仿真电路图）； ② 元器件及参数选择； ③ 电路仿真与调试； ④ 实物图。

（3）制作要求

自行装配和调试，并能发现问题和解决问题。

（4）编写设计报告

写出设计与制作的全过程，附上有关资料和图纸，有心得体会。

三、原理框图

1．数字钟的构成

数字钟实际上是一个对标准频率（1HZ）进行计数的计数电路。由于计数的起始时间不可能与标准时间（如北京时间）一致，故需要在电路上加一个校时电路，同时标准的1HZ时间信号必须做到准确稳定。通常使用石英晶体振荡器电路构成数字钟。

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（a）数字钟组成框图

2．晶体振荡器电路

晶体振荡器电路给数字钟提供一个频率稳定准确的32768Ｈz的方波信号，可保证钟的走时准确及稳定。不管是指针式的电子钟还是数字显示的电子钟都使用了晶体振荡器电路。一般输出为方波的数字式晶体振荡器电路通常有两类，一类是用ＴＴＬ门电路构成；另一类是通过ＣＭＯＳ非门构成的电路，本次设计采用了后一种。数字如图（b）所示，由ＣＭＯＳ非门Ｕ１与晶体、电容和电阻构成晶体振荡器电路，Ｕ２实现整形功能，将振荡器输出的近似于正弦波的波形转换为较理想的方波。输出反馈电阻Ｒ１为非门提供偏置，使电路工作于放大区域，即非门的功能近似于一个高增益的反相放大器。电容Ｃ１、Ｃ２与晶体构成一个谐振型网络，完成对振荡频率的控制功能，同时提供了一个１８０度相移，从而和非门构成一个正反馈网络，实现了振荡器的功能。由于晶体具有较高的频率稳定性及准确性，从而保证了输出频率的稳定和准确。

（b）CMOS 晶体振荡器（仿真电路）

3．时间记数电路

一般采用10进制计数器如74HC290、74HC390、74LS390、74LS90等来实现时间计数单元的计数功能。本次设计中选择74LS390。如图所示：

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由其内部逻辑框图可知，其为双2-5-10异步计数器，并每一计数器均有一个异步清零端（高电平有效）。

CPA输入计数脉冲，由QA输出可产生二分频信号；由CPB输入计数脉冲，由QD输出可产生五分频信号；若在器件外部将QA与CPB相连，计数脉冲从CPA输入，即成为8421码十进制计数器，对应8421码的输出顺序是QDQCQBQA；若将QD与CPA相连，计数脉冲从CPB输入，便可成为5421码十进制计数器，它的输出顺序是QAQDQCQB。其功能真值表如表1—9—3所示。

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采用整体反馈清零构成60进制计数器：

(1)首先将每片74LS390连接成8421BCD码的10进制计数器，即两个Q0接 两个 CPB（3脚接4脚，13脚接12脚）用分别构成十进制计数器；

(2)然后将低位片的进位信号1QD送给高位片的2CPA，从而串接成100进制计数器；(3)在此基础上，采用“整体反馈清零”或“整体反馈置数”方法构成小于100的任意进制计数器。

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4．译码驱动及显示单元电路

选择74LS247作为显示译码电路；选择ＬＥＤ数码管作为显示单元电路。由74LS247把输进来的二进制信号翻译成十进制数字，再由数码管显示出来。这里的LED数码管是采用共阳的方法连接的。

计数器实现了对时间的累计并以8421BCD码的形式输送到74LS247芯片，再由247芯片把BCD码转变为十进制数码送到数码管中显示出来。

数字钟应具有分校正和时校正功能，因此，应截断分个位和时个位的直接计数通路，并采用正常计时信号与校正信号可以随时切换的电路接入其中。即为用COMS与或非门实现的时或分校时电路，In1端与低位的进位信号相连；In2端与校正信号相连，校正信号可直接取自分频器产生的1HZ或2HZ（不可太高或太低）信号；输出端则与分或时个位计时输入端相连。当开关打向下时，因为校正信号和0相与的输出为0，而开关的另一端接高电平，正常输入信号可以顺利通过与或门，故校时电路处于正常计时状态；当开关打向上时，情况正好与上述相反，这时校时电路处于校时状态。

实际使用时，因为电路开关存在抖动问题，所以一般会接一个RS触发器构成开关消抖动电路，所以整个较时电路就如图（f）。

（f）带有消抖电路的校正电路

6．整点报时电路

电路应在整点前10秒钟内开始整点报时，即当时间在59分50秒到59分59秒期间时，报时电路报时控制信号。

当时间在59分50秒到59分59秒期间时，分十位、分个位和秒十位均保持不变，分别为5、9和5，因此可将分计数器十位的QＣ和QＡ、个位的QＤ和QＡ及秒计数器十位的QＣ和QＡ相与，从而产生报时控制信号。

报时电路可选74HC30来构成。74HC30为8输入与非门。

四、元器件

1．四连面包板1块（编号A45）2．镊子1把 3．剪刀1把

4．共阴八段数码管6个 5．网络线2米/人 6．74LS247集成块6块 7．CD4060集成块1块 8．74LS390集成块3块

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9．74HC51集成块1块 10．74HC00集成块4块 11．74HC30集成块1块 12.74LS08集成块2块 13．10MΩ电阻5个 14．500Ω电阻14个 15．30p电容2个

16．32.768k时钟晶体1个 17．蜂鸣器10个（每班）1）芯片连接图

1)74HC00D

2)74LS247

3)74LS390D

4)74HC51D

五、各功能块电路图

数字钟从原理上讲是一种典型的数字电路，可以由许多中小规模集成电路组成，所以可

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以分成许多独立的电路。

（一）24进制电路

由74LS390、7408、数码管与74LS247组成，电路如图一。

U3U4DCD_HEXDCD_HEX4323567432U2B15122INA2INB2QA2QB2QC142CLR2QD***U2A1INA1INB1QA1QB1QC1CLR1QD74LS390D74LS390D1V1 1000Hz 5VU1A12374LS08D

（二）60进制电路

由74LS390、7408、数码管与74LS247组成，电路如图二。

U3U4DCD_HEXDCD_HEX4321432U1B15122INA2INB2QA2QB2QC142CLR2QD1311109214U1A1INA1INB1QA1QB1QC1CLR1QD356774LS390DU2A12374LS390DV1 1000Hz 5V174LS08D

（三）时间计数电路

由1个24进制电路、2个六十进制电路组成，详细电路见图五。

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（四）校正电路

由74CH51D、74HC00D与电阻组成，校正电路有分校正和时校正两部分，电路如图六。

（五）晶体振荡电路

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由晶体与2个30pF电容、1个4060、一个10兆的电阻组成，芯片3脚输出2Hz的方波信号，电路如图七。

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分频器电路

通常，数字钟的晶体振荡器输出频率较高，为了得到１Ｈz的秒信号输入，需要对振荡器的输出信号进行分频。

通常实现分频器的电路是计数器电路，一般采用多级２进制计数器来实现。例如，１５将３２７６８Ｈz的振荡信号分频为１ＨZ的分频倍数为３２７６８（２），即实现该分频功能的计数器相当于１５极２进制计数器。常用的２进制计数器有７４ＨＣ３９３等。

本实验中采用CD4060来构成分频电路。CD4060在数字集成电路中可实现的分频次数最高，而且CD4060还包含振荡电路所需的非门，使用更为方便。

ＣＤ４０６０计数为１４级２进制计数器，可以将３２７６８ＨZ的信号分频为２ＨZ，其内部框图如图3-3所示，从图中可以看出，ＣＤ４０６０的时钟输入端两个串接的非门，因此可以直接实现振荡和分频的功能。

（六）整点报时电路

由74HC30D和蜂鸣器组成，当时间在59:50到59:59时，蜂鸣报时，电路如下图所示：

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数字钟设计－整点报时电路部分IO1分计数器十位的Qc和QAIO2VCCIO31U15VVCCX1823456115V分计数器个位的QD和QAIO44V_0.5WIO512秒计数器十位的QC和QAIO674HC30D说明：当时间在59分50秒到59分59秒期间时 分十位、分个 位和秒十位均保持不变，分别为5，9和5；因此，可以将分计数器十位的Qc和QA，个位的QD和QA及秒计数器十位的QC和QA相与，从而产生报时控制信号。

六、总接线元件布局简图

整个数字钟由时间计数电路、晶体振荡电路、校正电路、整点报时电路组成。

其中以校正电路代替时间计数电路中的时、分、秒之间的进位，当校时电路处于正常输入信号时，时间计数电路正常计时，但当分校正时，其不会产生向时进位，而分与时的校位是分开的，而校正电路也是一个独立的电路。

电路的信号输入由晶振电路产生，并输入各电路。简图如图下所示：

七、实物图

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八、总结

1． 实验过程中遇到的问题及解决方法

① 七段显示器与七段译码器的测量

1）把显示器与74LS247相连，第一次接时，数码管完全没有显示数字，检查后发现是数码管未接电源而造成的，接电后发现还是无法正确显示数字，用万用表检测后，发现是因芯片引脚有些接触不良而造成的，所以确认芯片是否接触良好是非常重要的一件事。

2）在检测247驱动电路的过程中发现数码管不能正常显示的状况，经检验发现主要是由于接触不良的问题，其中包括线的接触不良和芯片的接触不良，在实验过程中，数码管有几段二极管时隐时现，有时会消失。用万用表欧姆档检测每一根线是否接触良好，在检测过程中发现有几根线有时能接通，有时不能接通，把接触不好的线重新接过后发现能正常显示了。其次是由于芯片接触不良的问题，用万用表欧姆档检测有几个引脚本该相通的地方却未通，而检测的导线状况良好，其解决方法为把247的芯片拔出，根据面包板孔的的状况重新调整其引脚，使其正对于孔，再用力均匀地将芯片插入面包板中，此后发现能正常显示，本次实验中还发现5块坏的LED数码管和两块坏的247，经更换后均能正常显示。

② 时间计数电路的连接与测试 十、六十进制都没有什么大的问题，只是芯片引脚的老问题，只要重新插过芯片就可以解决了。但在二十四进制时，按图接线后发现，显示器上的数字总是100进制的，而不是二十四进制，检测后发现无论是线路的连通还是芯片的接触都没有问题。最后，在重对连线时发现是线路接错引脚造成的，改过之后，显示就正常了。

③ 校正电路

在连接校正电路的过程中，出现时和分都能正常校正时，但秒却受到影响，特别时一较分钟的时候秒乱跳，而不校时的时候，秒从40跳到59，然后又跳回40，分和秒之间无进位，电路在时、分、秒进位过程中能正常显示，故可排除芯片和连线的接触不良的问题。经检查，校正电路的连线没有错误，后用万用表的直流电压档带电检测秒十位的QA、QB、QC和QD脚，发现QA脚时有电压时而无电压，再检测秒到分和分到时的进位端，发现是由于秒到分的进位未拔掉所至。因上面程因引脚接错而造成错误，所以校正电路是完全按照仿真图所连的，在测试时，开始进行时校时时，没有出现问题，但当进行到分校时时，发现计数电路的秒电路开始乱跳出错。因此，电路一定是有地方出错了，在反复对照后，发现是因为在接入校正电路时忘了把秒十位和分个位之间的连线拿掉而造成的，因此，在接线时一定要注意把不要的多余的线拿掉。2． 设计体会

1）通过这次对数字钟的设计与制作，让我了解了设计电路的程序，也让我了解了关于数字钟的原理与设计理念，要设计一个电路总要先用仿真仿真成功之后才实际接线的。但是最后的成品却不一定与仿真时完全一样，因为，再实际接线中有着各

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种各样的条件制约着。而且，在仿真中无法成功的电路接法，在实际中因为芯片本身的特性而能够成功。所以，在设计时应考虑两者的差异，从中找出最适合的设计方法。

通过这次学习，让我对各种电路都有了大概的了解，所以说，坐而言不如立而行，对于这些电路还是应该自己动手实际操作才会有深刻理解。

2）在此次的数字钟设计过程中，更进一步地熟悉了芯片的结构及掌握了各芯片的工作原理和其具体的使用方法。

在连接六进制、十进制、六十进制的进位及十二进制的接法中，要求熟悉逻辑电路及其芯片各引脚的功能，那么在电路出错时便能准确地找出错误所在并及时纠正了。

在设计电路中，往往是先仿真后连接实物图，但有时候仿真和电路连接并不是完全一致的，例如仿真的连接示意图中，往往没有接高电平的16脚或14脚以及接低电平的7脚或8脚，因此在实际的电路连接中往往容易遗漏。又例如74LS390芯片，其本身就是一个十进制计数器，在仿真电路中必须连接反馈线才能正常显示，而在实际电路中无需再连接，因此仿真图和电路连接图还是有一定区别的。

在设计电路的连接图中出错的主要原因都是接线和芯片的接触不良以及接线的错误所引起的。

3． 对设计的建议

此次的数字钟设计重在于仿真和接线，虽然能把电路图接出来，并能正常显示，但对于电路本身的原理并不是十分熟悉。我希望老师在我们动手制作之前应先告诉我们一些关于所做电路的资料、原理，以及如何检测电路的方法，还有关于检测芯片的方法。这样会有助于我们进一步的进入状况，完成设计

总的来说，通过这次的设计实验更进一步地增强了实验的动手能力。

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第二篇：主持人康辉

平语近人

总书记用典

大家好！欢迎收看《百家讲坛》系列特别节目《平“语”近人——总书记用典》。我是主持人康辉。首先欢迎今天来到节目现场的北京中医药大学和北京航空航天大学的同学们，欢迎大家。

在中国的传统文化当中，特别是儒家文化当中，一直强调“仁”这个字。仁就是爱人，由此推导出为政者对于百姓的关切，进而再推导出人类社会发展过程当中建立起人与人之间和谐关系的这样一种关切。所以千百年来，儒家文化当中的这种仁的思想、仁政的思想，成为了中国传统政治文化当中的优秀基因。

一直到今天，在总书记的治国理政思想当中，对于传统的仁政思想，有很多创造性转化和创新性发展。所以今天我们这期节目的主题，就围绕着“仁政”这两个字展开。现在让我们掌声欢迎本期节目的思想解读人——中共中央党校王杰教授。思想解读人王杰：

十八大以来，总书记发表了一系列重要讲话，通过学习总书记的系列重要讲话，结合我们中华优秀传统文化，我想谈三个问题： 第一，重民生。第二，兴民德。第三，得民心。

下面我谈第一个问题，重民生。中国共产党人的初心和使命就是为中国人民谋幸福、为中华民族谋复兴，让人民过上幸福美好的生活。当然，要让老百姓过上幸福、美好的生活，绝不是一句空话，要体现在解决老百姓最关心、最现实、最实际的民生问题上；体现在一系列相关的制度、政策、法律、法规的落地、落实上。一句话，就是让老百姓能够共享改革开放的成果，让老百姓能够得到更多更多的实惠，让老百姓有更多的获得感、安全感和幸福感。那么关于民生，下面我们请看总书记是怎么说的。第一段落

治国有常，而利民为本。以人民为中心的发展思想，不是一个抽象的、玄奥的概念。不能只停留在口头上，止步于思想环节，而要体现在经济社会发展各个环节。要坚持人民主体地位，顺应人民群众对美好生活的向往。不断实现好、维护

好、发展好最广大人民根本利益。做到发展为了人民、发展依靠人民、发展成果由人民共享。主持人康辉：

刚刚总书记的这段话是2016年的1月18号，他在省部级主要领导干部学习贯彻党的十八届五中全会精神专题研讨班上讲的。

在这段讲话当中，总书记也有一处用典，就是“治国有常，而利民为本”。这句话的意思，其实不难理解。但它典出何处？在中国传统的政治文化当中，这句话又有怎样重要的地位呢？现在我们请出本期节目的经典释义人，北京大学赵冬梅教授给大家做讲解。经典释义人赵冬梅：

大家好！“治国有常，而利民为本”，出自《淮南子·氾论训》。这句话的意思是非常明白、非常简单的，很容易懂。也就是说治理国家的原则，最根本的就是要利民。利民呢，就是要让老百姓得到实实在在的好处。

比如说，成书于西汉时期的《史记》和《战国策》，在谈到赵武灵王胡服骑射故事的时候，就用到了这句话，“治国有常，而利民为本；政教有经，而令行为上”。我们知道，赵国其实是在华夏诸国当中比较靠北边的，靠北边就意味着它

是和游牧民族杂错而居的。游牧民族是骑马的，所以他们的军队行动起来机动性是非常强的、非常灵活。所以赵国在跟游牧民族杂错而居的时候，就常常吃亏。在屡战屡败之后呢，赵武灵王就决定要引进骑射技术，要建设自己国家的骑兵队伍。

我们今天说要引进骑射技术，就是他的士兵要学会骑马。我们今天说起来好像觉得，这好像很简单吧？但是在当时，这确实是一项非常重要的技术引进。

它要改变这个骑兵的整个服饰系统都要改变。这对于华夏民族来讲，是一个巨大的文化挑战、巨大的心理挑战。但是赵武灵王想了又想，还是下定决心“治国有常，而利民为本”。既然胡服骑射是一件可以保护赵国人民生产生活的事情，它是一件利民的事情，那么排除万难也要搞下去。由此带动了整个赵国，赵武灵王的胡服骑射运动才轰轰烈烈地开展，赵国的国力才达到了最强盛。主持人康辉：

好，谢谢赵冬梅教授的讲解。赵老师刚才说了，“治国有常，而利民为本”，这个道理特别地简单。但是从历史上来看，真正地把它实现好并不容易。像刚刚您谈到的这个胡服骑射，确实是利民之事。但是当时施行是要冒一定风险的。这就想

到了今天我们要全面深化改革，我们一直说，是要啃硬骨头、涉险滩，说明真正行利民之事确实不容易。

刚刚王杰教授也谈到，让人民过上美好的生活绝不是一句抽象的空话。那王老师，您觉得我们现在应该怎么样真正能够把这些利民之事落到实处？ 思想解读人王杰：

“治国有常，而利民为本”要落地，的确需要我们付出很多的努力。说一千道一万，不如做给老百姓看。具体的要落地，那么这一点，我想在我们今天来说应该是更为重要的。只有这样让老百姓得到更多的实惠，那么老百姓才能拥护你、支持你。主持人康辉：

其实知易行难，但是如果真正有了知，再难也要行。这个《淮南子·氾论训》后边还有一句，“政教有经，而令行为上”。其实说的是不是也是我们一定要落地，要有行动力？ 经典释义人赵冬梅：

对，一定要落地，一定要有行动。但实际上它前提就是说，政府的每一个命令出来之前，都要充分地考虑到利民，而且要做充分的调研。这个命令出来，就是可以推行的、是符合

实际的、是能够推行得下去的。那么这样出来一个命令，就能行使一个命令，这个政府它就会是一个有信誉的政府。主持人康辉：

其实今天我们讲传统文化当中的这些精髓，对于我们今天的发展仍然有这种推动力、仍然有教益。也就是要让它常用常新。但是前提一定是“用”字在先。

那总书记，他在从政的实践当中，又是怎样真心实意、真抓实干地来行这些利民之事的呢？接下来，我们继续请思想解读人王杰教授，来给大家做讲解。思想解读人王杰：

“治国有常，而利民为本”，这是中国几千年来为官、为政的经验和智慧的总结，那么也是当今治国理政的重要遵循。老祖宗给我们留下的这些思想，对咱们今天的治国理政，对我们今天的实际工作仍然有着非常重要的意义。

那么我们看，几十年来，总书记投入精力最多，他最为关注的问题之一，就是民生问题。我们通过总书记身上发生的小故事，可以窥见一斑。

2012年12月29号，离2013年元旦还有两天，中共中央总书记习近平驱车300多公里，来到了河北省阜平县考察扶

贫开发工作，连夜就听取了省市县主要领导同志的工作汇报。第二天一大早，总书记便冒着严寒来到了几个贫困村，走访贫困群众。他走进贫困群众的家，盘腿坐在炕头上，仔细地询问群众，一年的收入能有多少？过冬的棉被有没有？一年的粮食够不够吃？取暖的煤炭够不够用？小孩上学远不远、看病难不难？总书记问得非常地仔细。随后总书记又来到了村委会，同村干部、村民及驻村干部一道，共同协商加快脱贫致富的好办法。

“小康不小康，关键看老乡”。总书记高屋建瓴地指出了全面建设小康社会的关键点。脱贫攻坚工程是当代中国最大的民生工程，也是当代中国最大的利民、惠民、富民工程。坚决打赢脱贫攻坚战，让贫困人口与贫困地区，同全国人民一道进入全面小康社会。

刚才谈了重民生，下面我谈兴民德。说到兴民德，我想起了两千多年以前中国有一位非常伟大的思想家叫管子。他说过的一句话“仓廪实而知礼节；衣食足而知荣辱”。说明物质财富对一个人的重要。你饿着肚子讲道德、讲文明、讲礼仪，不现实。但是追求物质财富绝不应该成为一个人的唯一的目标追求，不应该是个终极目标，因为对老百姓来说，还有一件更为重要的事情要去做，什么事情？对老百姓进行人伦、道德教化，提高老百姓的整体道德文明素养。这个思想来自于儒家，来自于孔夫子。

其实孟子也有类似的思想。孟子他说，老百姓富裕起来以后，要“谨庠序之教，申之以孝悌之义”。什么意思？就是老百姓富裕起来以后，要兴办各种各样的学校，把人伦道德、人伦孝悌的道理反复讲给老百姓听，让老百姓能够去实行。孟子还说，好的政令与好的教育相比，好的教育更容易赢得民心。

那么教民教什么？就是教民以德、教民以善、教民以廉耻、教民以诚信、教民以自律、教民以人伦。关于民德，下面我们请看总书记又是怎么说的。第二段落

修德，既要立意高远，又要立足平实。要立志报效祖国、服务人民，这是大德，养大德者方可成大业。同时还得从做好小事、管好小节开始起步，“见善则迁，有过则改”，踏踏实实修好公德、私德，学会劳动、学会勤俭，学会感恩、学会助人，学会谦让、学会宽容，学会自省、学会自律。主持人康辉：

大家知道，现在中国已经是世界第二大经济体了，当我们的发展到了这样的一个阶段，当中国需要在国际上，承担起更

多大国责任的时候，兴民德就变得更加地重要。那在今天立足中华优秀传统文化，培育践行社会主义核心价值观，这就是新时代教民以德的具体表现。

刚刚我们听到总书记的这段话是2014年的5月4号，他在北京大学和师生座谈的时候讲的。总书记有一处用典，“见善则迁，有过则改”。那这八个字典出何处？又有怎样的含义呢？

经典释义人赵冬梅：

“见善则迁，有过则改”出自《周易》，是《周易》六十四别卦当中的第四十二卦，它的原文是说，“君子以见善则迁，有过则改”。这说的其实就是做人修身的道理：我们怎么样才能做一个更好的人。今天来讲是说，怎么样做一个更好的公民？那就是，你要看见自己不如别人的地方，看见别人比自己更好的这些地方，那你就要向他学习。你向那些更好的东西靠拢，这叫“见善则迁”。那么当你发现自己有些事情做错了，有些事情做得不够好的时候，怎么样呢？一定要改正，要不怕改正错误，“见善则迁，有过则改”，你才能不断地进步，才能做一个君子。那放到今天就是我们才能做一个合格的、更好的公民。

在这八个字当中，其实我们可以把它分解出三层意思来：

第一层呢，就是我们要抱持着一颗永远向上、永不满足的心，要不断进步的要有一颗向上的心。不管是“见善则迁”还是“有过则改”，它说的都是要进步，我要更好，我要让我自己变得更美好起来。

那么它的第二层意思呢？就是我们每个人都要苦练内省的功夫，儒家提倡“吾日三省吾身”。“省”其实就是自我检查。不断地内省才能够不断地进步。

那么这句话还有第三重的意思，就是说“见善则迁”，当你发现比自己更好的人和事的时候，你究竟应该抱持着怎样的态度，做到见贤思齐。所以我们看到的古代那些最优秀的读书人，他们是能够把书读进生命里、读进血液里来，把读到的道理化成为自己的行为，并且作用于社会。古代那些最优秀的读书人，是非常善于自省的，是勇于改过的，是能够做到知行合一，在实践当中不断地磨砺自己不断取得进步的。那么在科学技术上、在物质上、在知识上，我们可以傲视古人，我们也应当傲视古人，我们应当比古人强。但是在精神上，古人所指示的这些进步的路径它是值得我们学习的，它是永远都不过时的。主持人康辉：

如果我们善于内省、勇于改过的话，就会成为一个有德之人。人们向往、追求美好的生活、有道德的生活是古今一致的。正所谓道不远人、德必有邻。那总书记关于兴民德还有哪些重要的论述。思想解读人王杰：

“兴民德”需培育和践行社会主义核心价值观。德有大德，也有小德，核心价值观就是一种德。既是个人的德，也是社会的德、国家的德。对一个国家和民族来说，最持久、最广泛、最深层的力量，就是全民共同认同、遵循和恪守的核心价值观。2014年六一儿童节前夕，总书记来到了北京市海淀区民族小学，就从小积极培育和践行社会主义核心价值观问题与师生们进行座谈和交流。在座谈和交流过程中，他提出了要培育和践行社会主义核心价值观，要记住16个字。这16个字就是“记住要求、心有榜样、从小做起、接受帮助”。总书记最后还说，养小德可以成大德，要把社会主义核心价值观的基本内容铭刻在头脑中，让社会主义核心价值观的种子在学生的心中生根、开花、结果。总书记说这些话，是非常地接地气。

第三个问题，我谈得民心。为政之道以顺民心为本。要想得到人民的拥护和支持，就一定要赢得民心。民心是最大的政治。民心向背决定着执政党的生死存亡。

关于得民心，我们请看总书记，又是如何论述的。第三段落

“水能载舟，亦能覆舟”。这个道理我们必须牢记，任何时候都不能忘却。

老百姓是天，老百姓是地。忘记了人民，脱离了人民，我们就会成为无源之水，无本之木，就会一事无成。我们要坚持党的群众路线，始终保持党同人民群众的血肉联系，始终接受人民群众批评和监督。心中常思百姓疾苦，脑中常谋富民之策。使我们党，永远赢得人民群众的信任和拥护；使我们的事业，始终拥有不竭的力量源泉。主持人康辉：

刚刚我们听到的总书记的这段话是2016年10月21号，他在纪念红军长征胜利80周年大会上讲的。当年长征胜利，依靠人民；今天我们走在新的长征路上，依然要依靠人民。根基在人民，力量在人民，兴衰成败都在人民。总书记在这段讲话当中，引用了一句古人的话，“水能载舟，亦能覆舟”。这句话大家都特别地熟悉吧？但这句话最早的出处是哪儿呢？我想问问今天在现场的同学们，有谁知道？这位女同学，好。

观众：

我记得这句话应该是唐太宗李世民说的。

主持人康辉：

好，谢谢这位同学。其实你的水平跟我差不多。当时我被问到这个问题的时候，我的回答也是：不是唐太宗说的就是魏徵说的。但其实告诉大家，“水能载舟，亦能覆舟”，这八个字最早的出处，比唐代要早得多。那它典出何处呢？我们现在请经典释义人赵冬梅教授，来为大家做讲解。

经典释义人赵冬梅：

“水能载舟，亦能覆舟”，这句话最早的出处是《荀子·王制》，它的原文是，“君者，舟也；庶人者，水也；水则载舟，水则覆舟”。用大白话来解释，就是君主就像是船，而老百姓则像是水，水可以把船托起来，也可以把船掀翻。荀子的这个比喻当中其实包含着民本思想，就是老百姓是重要的，老百姓是一个国家统治的根基，荀子的这个比喻，用水和舟来比喻老百姓和君主之间的关系，这个比喻非常地形象。朝代更替的历史当中，我们一次又一次地看到了水是怎样载舟的，水又是怎样覆舟的。比如说隋朝，隋炀帝做的很

多的事情，我们站得极远的时候，站在历史的高度，当我们站在鹰的高度的时候，我们会觉得它是积极的，是有意义的，是有价值的。但是历史不能只有这一个维度，看历史的时候，不能只站在鹰的高度，站在两千年、一千年的尺度上去看历史。其实看历史的时候，很重要的就是你要看当时，看人的生命的尺度。如果站在人的生命的尺度，去看历史的话，那么隋炀帝做的这些事情，对于隋朝治下的老百姓来说，那么快的节奏、那么高的速度、那么高的频率的战争和劳役，对于当时隋朝的老百姓来说，就意味着非常现实的苦难。那么老百姓没有办法。在这时候愤怒的老百姓，一滴一滴的水就汇成了一个愤怒的巨浪，这种愤怒的巨浪，最终推翻了隋朝的政权。这就是我们在隋朝灭亡当中看到的非常形象的，水是怎样覆舟的这个过程。

隋朝灭亡的过程，唐太宗他是亲眼目睹、亲身经历的，隋朝“水则覆舟”的那个教训，在他的心里边仍然是非常之鲜活的。他知道“水则载舟，水则覆舟”的道理。而这番道理，他是从自己的生命经历当中体验出来的，所以他信，所以他能够接受批评。

正是因为这个时期的唐太宗是能够接受批评的，所以才有了我们大家都学过的“贞观之治”。

关于“贞观之治”，其实我想可能大部分人都会有一个误解，就是觉得好像到了“贞观之治”的时候，唐朝就非常地强盛，已经超过了隋朝。其实唐朝的强盛还在后边，要到“开元盛世”的时候。在“贞观之治”的时候，如果论到唐朝的国力的话，不管是谈人口的数量，还是说仓库里边仓储的物资。其实这个时候的唐朝，都比隋朝末年还要差得远得多。那么为什么人们如此怀念、如此称颂“贞观之治”呢？那个“贞观之治”究竟是一个什么样子的呢？

我们看《贞观政要》的描述。它说道路行旅十分安全。旅行是安全的，路上没有打劫的，没有拦路的。监狱里头也常常是空的，没有犯人，没有人犯罪。田野里边放牧着牛羊。人们离开家的时候是不用关大门的。因为连着几年都是大丰收，所以粮食便宜极了，一斗只要三四个铜钱。出门旅行的时候呢，从长安到岭南，从山东到大海，都不用随身背着粮食，路上都可以买到粮食，是可以置办到你要吃的、要用的东西的。而客人、行旅之人，从山东的村子里边路过的时候，村民一定会好好地款待，而且临走的时候还有送干粮的，这就是唐朝人描述当中的“贞观之治”。如果论国家的力量来讲，它不是特别强大，它不如隋朝末年的时候，但是这个“贞观之治”它和谐、安静、美好。这个时候的老百姓，就像是蓝天之下平静的海水，它托载着唐王朝的大船向前走。“水则

载舟，水则覆舟”，一两个的老百姓微不足道。但是当他们聚集起来的时候，他们就是国家兴亡的决定力量。主持人康辉：

“水则载舟，水则覆舟”，水的力量是如此地庞大，那么作为为政者来说就要施仁政，要善用这种力量。

那今天我们一直在强调，我们党的根本宗旨就是全心全意为人民服务，要让人民过上美好的生活，要善解民心之忧，要善谋民生之利。怎么样才能得民心呢？关于得民心，总书记还有哪些重要的论述呢？我们接下来继续请思想解读人王杰教授为大家做讲解。思想解读人王杰：

只有不断地改善民生，你才能够赢得民心。这是一个辩证法。所以总书记指出，把增进人民福祉，促进人的全面发展作为发展的出发点和落脚点。

这就是说，要用真情的付出、切实的行动来赢得民心。人民群众的认可是最高褒奖，人民群众的信任是最大支持。观众举手示意了，请问你有什么问题？请讲。观众：

王老师您好，刚刚您讲到有关于民生的问题，说我们要重民生，然后要实行惠民政策，让我们得到一些幸福感，但同时我们也很看重国家在高科技方面的发展，但是也有人说，这些国家在高科技方面的发展，它除了给我们带来一些自豪感的同时，它与我们的民生又有什么关系呢？ 思想解读人王杰：

这是一个科技和民生的关系问题，前些年在发射遥感卫星、通信卫星的时候，说这些卫星发射了和我们的日常生活有什么关系？其实我们讲我们的日常生活中，咱们谁都离不开高科技了，对不对，咱们的智能手机、咱们的人脸识别、咱们的共享单车、咱们的电动汽车、咱们的高速火车，这都是靠高科技的结果。我们都已经在享受它给我们带来的便捷。所以高科技，不能够只看到自己眼前的这点事情，把这个事情把它放大，就是高科技与我们的民生，可能暂时它看不到有很密切的关系，但是呢，随着它的发展，它一定和我们的民生是息息相关的。这是我的一个简单的回答。观众： 谢谢老师。思想解读人王杰：

刚才谈到了民生。要赢得民生，就必须不断地改善民生。习近平同志早年在基层工作时，用自己的实际行动，赢得了老百姓的广泛赞誉。习近平同志在梁家河村插队时，中间有八个月的时间，在另外一个村——赵家河村驻点。在赵家河村的这八个月时间里，习近平同志主要负责村里的一些日常的行政工作，同时还和村里的老百姓一起打土坝、修梯田、植树造林，习近平同志在当地老百姓心中，留下了非常深的印象。

主持人康辉：

是的正像王杰老师讲的那样，习近平同志当年在陕北的赵家河村，那八个月工作的时间，给村民们留下了非常深刻的印象。今天我们在节目现场，特别请到了陕西省延安市延川县赵家河村的一位村民高生智高大爷。我们掌声欢迎他。高大爷您好。嘉宾高生智： 主持人康辉：

当年那些北京知青里面，习近平同志是给村民们留下了特别深的印象，我听说一直到现在赵家河村的老百姓们还经常会说起当年习近平这个北京后生的故事。还有个“好后生”的故事是不是？

嘉宾高生智：

事情是这样，这个冯俊德老大爷，他在自己的地里头种了一点旱烟，把这个旱烟都搬了一架子车。主持人康辉： 种旱烟。嘉宾高生智：

旱烟。他往回拉，自己运回来。拉着拉着他就有点累了。70多岁的人了。这时候呢，后面来了个小伙子。小伙子就说，来，大爷我帮你拉一会儿。顺手就从大爷手里把这个车把就拿过去，他自己拉。

两个人就这样拉着车子慢慢地往前走。这个冯大爷说，我还不知道你是谁？这时候，小伙子就说，我姓习，我叫习近平，是插队青年。这时候冯大爷说了，姓习的这个姓很少，一般都不这样叫。只有在陕北那时候跟刘志丹闹革命的习仲勋姓习。小伙子就说了一句，习仲勋是我爸，我是他儿子。这时候呢，这冯大爷就说，你是个好后生。

第三篇：康辉蔬菜公司简介

遵义康辉蔬菜公司错季节蔬菜种植

简介

遵义康辉蔬菜有限公司系引领错季节蔬菜种植的企业，该公司成立于2010年，注册资金50万元。公司成员均来自全国大棚蔬菜种植先进县的安徽省和县，有着丰富的大棚蔬菜种植技术和市场营销经验。瞄准了错季节蔬菜生产有利于错开蔬菜上市高峰，抢占市场空档，凸显蔬菜种植效益的市场前景。自2010年12月入驻以来，在县委政府的高度重视下，在三合镇人民政府和县农林畜牧局的帮助下，105亩错季节蔬菜生产大棚于2011年2月底全面建成。选育品种为辣椒、西红柿、四季豆、黄瓜、花菜等。

公司以“发展特色蔬菜”为主题，采取自主经营种植模式，带动周边农户共同发展，实现种得出、卖得掉、有钱赚的利益联合体。待158亩蔬菜成功上市，2012年拟扩建500亩错季节蔬菜生产示范基地。

公司集种苗、生产资料、生产技术和产品市场为一体，实行规模化、标准化管理，走统一购种、统一育苗、统一技术指导、统一包装、统一销售的新型农业发展道路，努力建设布局管理、效益显著的现代蔬菜产业新格局。

二〇一二年二月

第四篇：EDA数字钟设计

数字钟

一、实验目的

1、掌握多位计数器相连的设计方法。

2、掌握十进制，六进制，二十四进制计数器的设计方法。

3、掌握扬声器的驱动及报时的设计。

4、LED灯的花样显示。

5、掌握CPLD技术的层次化设计方法。

二、实验器材

1、主芯片Altera EPF10K10LC84-4。2、8个LED灯。

3、扬声器。4、4位数码显示管。5、8个按键开关（清零，调小时，调分钟）。

三、实验内容

根据电路特点，运用层次设计概念设计。将此设计任务分成若干模块，规定每一模块的功能和各模块之间的接口。

1、时计时程序： library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;

entity hour is

port(reset,clk : in std_logic;

daout : out std_logic_vector(7 downto 0));end hour;

architecture behav of hour is

signal count : std_logic_vector(3 downto 0);signal counter : std_logic_vector(3 downto 0);begin

p1: process(reset,clk)

begin

if reset='0' then

count<=“0000”;

counter<=“0000”;

elsif(clk'event and clk='1')then

if(counter<2)then

if(count=9)then

count<=“0000”;

counter<=counter + 1;

else

count<=count+1;

end if;

else

if(count=3)

then

counter<=“0000”;

else

count<=count+1;

count<=“0000”;

end if;

end if;

end if;

end process;

daout(7 downto 4)<=counter;daout(3 downto 0)<=count;

end behav;

2、分计时程序： library ieee;

use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;

entity minute is

port(reset,clk,sethour: in std_logic;

daout : out std_logic_vector(7 downto 0);

enhour : out std_logic);end minute;

architecture behav of minute is

signal count : std_logic_vector(3 downto 0);signal counter : std_logic_vector(3 downto 0);signal carry_out1 : std_logic;signal carry_out2 : std_logic;begin

p1: process(reset,clk)begin

if reset='0' then

count<=“0000”;

counter<=“0000”;

elsif(clk'event and clk='1')then

if(counter<5)then

if(count=9)then

count<=“0000”;

counter<=counter + 1;

else

count<=count+1;

end if;

carry_out1<='0';

else

if(count=9)then

count<=“0000”;

counter<=“0000”;

carry_out1<='1';

else

count<=count+1;

carry_out1<='0';

end if;

end if;end if;end process;

p2: process(clk)begin

if(clk'event and clk='0')then

if(counter=0)then

if(count=0)then

carry_out2<='0';

end if;

else

carry_out2<='1';

end if;end if;end process;

daout(7 downto 4)<=counter;daout(3 downto 0)<=count;enhour<=(carry_out1 and carry_out2)or sethour;end behav;

3、秒计时程序： library ieee;

use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;

entity second is

port(reset,clk,setmin : in std_logic;

daout : out std_logic_vector(7 downto 0);

enmin : out std_logic);end second;

architecture behav of second is

signal count : std_logic_vector(3 downto 0);signal counter : std_logic_vector(3 downto 0);signal carry_out1 : std_logic;signal carry_out2 : std_logic;begin

p1: process(reset,clk)begin

if reset='0' then

count<=“0000”;

counter<=“0000”;

elsif(clk'event and clk='1')then

if(counter<5)

then

if

(count=9)

then

count<=“0000”;

counter<=counter + 1;

else

count<=count+1;

end if;

carry_out1<='0';

else

if(count=9)

then

count<=“0000”;

counter<=“0000”;

carry_out1<='1';

else

count<=count+1;

carry_out1<='0';

end if;

end if;end if;end process;daout(7 downto

4)<=counter;

daout(3

downto

0)<=count;enmin<=carry_out1 or setmin;end behav;6

4、alert程序： library ieee;

use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;

entity alert is port（clkspk : in std_logic;

second : in std_logic_vector(7 downto 0);

minute : in std_logic_vector(7 downto 0);

speak : out std_logic;

lamp : out std_logic_vector(8 downto 0));end alert;

architecture behav of alert is signal divclkspk2 : std_logic;begin p1: process(clkspk)begin

if(clkspk'event and clkspk='1')then

divclkspk2<=not divclkspk2;

end if;end process;p2: process(second,minute)begin if(minute=“01011001”)then case second is

when “01010001”=>lamp<=“000000001”;speak<=divclkspk2;when “01010010”=>lamp<=“000000010”;speak<='0';when “01010011”=>lamp<=“000000100”;speak<=divclkspk2;when “01010100”=>lamp<=“000001000”;speak<='0';when “01010101”=>lamp<=“000010000”;speak<=divclkspk2;when “01010110”=>lamp<=“000100000”;speak<='0';when “01010111”=>lamp<=“001000000”;speak<=divclkspk2;when “01011000”=>lamp<=“010000000”;speak<='0';when “01011001”=>lamp<=“100000000”;speak<=clkspk;when others=>lamp<=“000000000”;end case;end if;end process;end behav;8

5、seltime程序 library ieee;

use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;

entity seltime is port（ckdsp : in std_logic;

reset : in std_logic;

second : in std_logic_vector(7 downto 0);

minute : in std_logic_vector(7 downto 0);

hour : in std_logic_vector(7 downto 0);

daout : out std_logic_vector(3 downto 0);

sel : out std_logic_vector(2 downto 0));end seltime;

architecture behav of seltime is signal sec : std_logic_vector(2 downto 0);begin

process(reset,ckdsp)begin

if(reset='0')then sec<=“000”;

elsif(ckdsp'event and ckdsp='1')then

sec<=“000”;else

sec<=sec+1;end if;end if;end process;

process(sec,second,minute,hour)begin case sec is

when “000”=>daout<=second(3 downto 0);when “001”=>daout<=second(7 downto 4);when “011”=>daout<=minute(3 downto 0);when “100”=>daout<=minute(7 downto 4);when “110”=>daout<=hour(3 downto 0);when “111”=>daout<=hour(7 downto 4);when others=>daout<=“1111”;end case;end process;

if(sec=“111”)then

sel<=sec;end behav;

6、deled程序： LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;use ieee.std_logic_unsigned.all;

ENTITY deled IS PORT（S: IN STD_LOGIC_VECTOR(3 DOWNTO 0);

A,B,C,D,E,F,G,H: OUT STD_LOGIC);END deled;

ARCHITECTURE BEHAV OF deled IS

SIGNAL DATA:STD_LOGIC_VECTOR(3 DOWNTO 0);SIGNAL DOUT:STD_LOGIC_VECTOR(7 DOWNTO 0);BEGIN DATA<=S;PROCESS(DATA)BEGIN

CASE DATA IS

WHEN “0000”=>DOUT<=“00111111”;WHEN “0001”=>DOUT<=“00000110”;WHEN “0010”=>DOUT<=“01011011”;WHEN “0011”=>DOUT<=“01001111”;WHEN “0100”=>DOUT<=“01100110”;WHEN “0101”=>DOUT<=“01101101”;WHEN “0110”=>DOUT<=“01111101”;WHEN “0111”=>DOUT<=“00000111”;WHEN “1000”=>DOUT<=“01111111”;WHEN “1001”=>DOUT<=“01101111”;WHEN “1010”=>DOUT<=“01110111”;WHEN “1011”=>DOUT<=“01111100”;WHEN “1100”=>DOUT<=“00111001”;WHEN “1101”=>DOUT<=“01011110”;WHEN “1110”=>DOUT<=“01111001”;WHEN “1111”=>DOUT<=“01000000”;WHEN OTHERS=>DOUT<=“00000000”;END CASE;END PROCESS;H<=DOUT(7);

G<=DOUT(6);

F<=DOUT(5);

E<=DOUT(4);D<=DOUT(3);C<=DOUT(2);B<=DOUT(1);A<=DOUT(0);END BEHAV;

7、顶层原理图：

四、实验结果 顶层原理图仿真波形：

五、心得体会

1、系统设计进要行充分的方案论证，不可盲目就动手去做；

2、实验中对每一个细节部分都要全面思考，要对特殊情况进行处理；

3、对于数字系统，要考虑同步、异步问题；

4、数字电路的理论分析要结合时序图；

5、遇到问题，要顺藤摸瓜，分析清楚，不可胡乱改动，每做一次改变都要有充分的理由；

6、模块化设计方法的优点在于其简洁性，但是在实验设计中也发现，在实验最终电路确定之前，要尽量减少模块重叠嵌套，因为在总的电路敲定之前，电路还不成熟，很多地方需要改进，如果在开始时就进行多层模块化，里层模块电路的修改将影响其外层的全部电路，这样就是牵一发动全身，很显然，这样将导致电 数字钟课程设计 电路设计的低效，所以在设计过程中，一定要尽量减少超过两层的模块；

7、遇到问题花了很长时间没有解决掉，要学会想他人请教，别人的不经意一点，可能就能把自己带出思维死区。

第五篇：多功能数字钟设计

课程设计任务书

课程设计名称学生姓名专业班级设计题目多功能数字钟设计

一、课程设计目的1、综合运用EDA技术，独立完成一个课题的设计，考察运用所学知识，解决实际问题的能力；

2、结合理论知识，考察阅读参考资料、文献、手册的能力；

3、进一步熟悉EDA技术的开发流程，掌握文件编辑、编译、仿真、下载验证等环节的实现方法和

应用技巧；

4、锻炼撰写研究报告、研究论文的能力；

5、通过本实践环节，培养科学和严谨的工作作风。

二、设计内容、技术条件和要求

l、能进行正常的时、分、秒计时功能，分别由6个数码显示24小时、60分钟的计数器显示。

2、能利用实验系统上的按钮实现“校时”、“校分”功能；

（1）按下“SA”键时，计时器迅速递增，并按24小时循环；

（2）按下“SB”键时，计时器迅速递增，并按59分钟循环，并向“时”进位；

（3）按下“SC”键时，秒清零；抖动的，必须对其消抖处理。

3、能利用扬声器做整点报时：

（1）当计时到达59’50”时开始报时，频率可为500Hz；

计满23小时后回零；计满59分钟后回零。

（2）到达59’59”时为最后一声整点报时，整点报时的频率可定为lKHz。

4定时闹钟功能

5、用层次化设计方法设计该电路，用硬件描述语言编写各个功能模块。

6、报时功能。报时功能用功能仿真的仿真验证，可通过观察有关波形确认电路设计是否正确。

三、时间进度安排

1周：(1)完成设计准备，确定实施方案；(2)完成电路文件的输入和编译；(4)完成功能仿真。

2周：(1)完成文件至器件的下载，并进行硬件验证；(2)撰写设计说明书。

四、主要参考文献

(1)谭会生、瞿遂春，《EDA技术综合应用实例与分析》，西安电子科技大学出版社，2004

(2)曹昕燕、周凤臣等，《EDA技术实验与课程设计》，清华大学出版社，2006

指导教师签字：2012年9月1日