第一篇：频率计的发展简介
频率计的发展简介
一、数字频率计的简介
数字式频率计即DFM-Digital Frequencymeter，也称为数字频率表或电子计数器。它不仅是电子测量和仪器仪表专业领域中测量频率与周期、测量频率比和进行计数、测时的重要仪器，而且比示波器测频更方便、经济得多，特别是现代电子计数器产品与足见和具有多种测量功能的数字式频率计，已广泛应用于计算机系统、通讯广播设备、生产过程自动化测控装置、带有LED、LCD数字显示单元的多种仪器仪表以及诸多的可许技术领域。可以说，伴随着数字化技术的发展，电子计算机、通讯设备、音频和视频技术进入科研、生产、军事技术和经济生活领域，直至家庭和个人，使得电子计数器和测频手段与上述电子设备耦连为形影不离的技术。
数字频率计是一种用十进制数字显示被测信号频率的数字测量仪器。它的基本功能是测量正弦信号.方波信号,尖脉冲信号及其他各种单位时间内变化的物理量.频率计的基本原理是用一个频率稳定度高的频率源作为基准时钟，对比测量其他信号的频率。通常情况下计算每秒内待测信号的脉冲个数，此时我们称闸门时间为1秒。闸门时间也可以大于或小于一秒。闸门时间越长，得到的频率值就越准确，但闸门时间越长则没测一次频率的间隔就越长。闸门时间越短，测的频率值刷新就越快，但测得的频率精度就受影响。本文。数字频率计是用数字显示被测信号频率的仪器，被测信号可以是正弦波，方波或其它周期性变化的信号。如配以适当的传感器，可以对多种物理量进行测试，比如机械振动的频率，转速，声音的频率以及产品的计件等等。因此，数字频率计是一种应用很广泛的仪器，电子系统非常广泛的应用领域内，到处可见到处理离散信息的数字电路。数字电路制造工业的进步，使得系统设计人员能在更小的空间内实现更多的功能，从而提高系统可靠性和速度。
二、数字频率计的发展
在电子技术中，频率是最基本的参数之一，并且与许多点参量的测量方案、测量结果都有十分密切的关系，因此频率的测量就显得更为重要。测量频率的方法有很多种，其中电子计数器测量频率具有精度高、使用方便、测量迅捷，以及便于实现测量过程自动化等优点，是频率测量的重要手段之一。电子计数器测频有两种方法：一是直接测频法，即在一定闸门时间内测量被测信号的脉冲个数；二是间接测频法，如周期测频法。直接测频法使用于高频信号的频率测量，间接测频法适用于低频信号的频率测量。50年代初期，仪 1 器仪表取得了重大突破，数字技术的出现使各种数字仪器得以问世，把模拟仪器的精度、分辨力与测量速度提高了几个量级，为实现测试自动化打下了良好的基点。60年代中期，测量技术又一次取得了进展，计算机的引入，使仪器的功能发生了质的变化，个别电量的测量转变成测量整个系统的待征参数，从单纯的接收、显示转变为控制、分析、处理、计算与显示输出，从用单个仪器进行测量转变成用测量系统进行测量。70年代，计算机技术在仪器仪表中的进一步渗透，使电子仪器在传统的时域与频域之外，又出现了数据或(Data domain)测试。80年代，由于微处理器被用到仪器中，仪器前面板开始朝键盘化方向发展，过去直观的用于调节时基或幅度的旋转度盘，选择电压电流等量程或功能的滑动开关，通、断开关键已经消失。测量系统的主要模式，是采用机柜形式，全部通过IEEE-488总线送到一个控制品上。测试时，可用丰富的BASIC语言程序来高速测试。不同于传统独立仪器模式的个人仪器已经得到了发展。90年代，仪器仪表与测量科学进步取得重大的突破性进展。这个进展的主要标志是仪器仪表智能化程度的提高。突出表现在以下几个方面：微电子技术的进步将更深刻地影响仪器仪表的设计：DSP芯片的大量问世，使仪器仪表数字信号处理功能大大加强；微型机的发展，使仪器仪表具有更强的数据处理能力；图像处理功能的增加十分普遍；VXI总线得到广泛的应用。这些仪器仪表的发展也很好的解释了频率计的发展历程。
经典的振簧式频率表业已成为电测与仪表技术发展史上用来鉴证测频仪器历史的陈列品；电动式、铁磁电动式结构的指针型频率表只在电力系统具有应用，也日渐被数字式频率计所取代；具有分立电子元件的数字式频率计，如国产E323A型、E325型和E312型等已发展成为采用大规模集成电路的电子计数式频率计与只能电子计数器。例如：E312A就是采用大规模集成电路的E312的换代产品，而EE3301（机内引入MC6800）、EE3366（采用MC6800，带GP-IB接口，可程控）则为智能型数字频率计。
三、数字频率计的当前进展
传统的数字频率计可以通过普通的硬件电路组合来实现,其开发过程、调试过程十分繁锁,而且由于电子器件之间的互相干扰,影响频率计的精度,也由于其体积较大,已不适应电子设计的发展要求。所以现在的数字频率计一般都使用FPGA，VHDL，单片机等一系列基于各种软硬件或大规模集成电路制作成的数字频率测频计，在大量的产品开发、研制和电子仪表生产与试验工作中多是需要自行设计测频与计数电路的组件单元，有时不必购置贵重的专用测频计数仪器。数字频率计的发展一直在向更精确，更方便的方向发展。在大量的产品开发、研制和电子仪表产生与试验工作中，多是需要自行设计测频与计数电路和组件单元，有时不必购置上述贵重的专用测频计数仪器。
集成电路的类型很多，从大的方面可以分为模拟电路和数字集成电路2大类。数字集成电路广泛用于计算机、控制与测量系统，以及其它电子设备中。一般说来，数字系统中 2 运行的电信号，其大小往往并不改变，但在实践分布上却有着严格的要求，这是数字电路的一个特点。数字集成电路作为电子技术最重要的基础产品之一，已广泛地深入到各个应用领域
四、当前存在的问题
当前电子技术日新月异，更换速度非常快，对于频率计来说也是更新很快，但是价格相对较高，因此应该多研究和开发一些芯片集成电路的运用，以达到使频率计能像数字化、智能化、简易化、微型化的方向发展。
五、系统组成
本系统由CD40110、CD4017、CD4060、CD6069等集成电路组成，通过对输入脉冲进行计数的方式实现测频的。
六、主要参考文献
[1] 郑世林,余佑财.频率差计基本原理的探讨[J].电子测量技术, 2006,(06)P7-P8 [2] 李存永.基于555定时器电路的多功能数字频率计的设计[J].水利电力机, 2006(08)P47-P50 [3] 高明华.简易数字频率计的设计[J].大众科技, 2006(2)P59-P60 [4] 史军,雷正红.数字频率计的设计[J].河西学院学报, 2005(5)P37-P38 [5] 邹道生,李铭.多功能数字频率计的设计[J].赣南师范学院学报, 2004(3)P16-P18 [6] 林建英，伍勇.数字频率计在综合设计实验教学中的多方案实现[J].实验科学与技术, 2005(4)P64-P69 [7] 金晖,何洁,钟晴红,张泳,张高燕.频率计的数字化实现[J].电子工程师 2005(1)P11-P12 [8] 张秀娟,倪丽娜,程勇.基于自适应数字频率计系统设计的研究[J].煤炭科学技, 2004(8)P49-P52 [9] 王晨炳.自复位数字频率计的设计[J].实用电子制作, 2007(7)P14-P16 [10] Pablo V.Holm-Nielsen,Christophe Peucheret,Idelfonso Tafur Monroy,Palle Jeppesen.Experimental Investigation of Transmission Properties and All-Optical Label Swapping of Orthogonal IM/FSK Labeled Signals[J].光学学报, 2003,(S1).[11] A Direct Digital Frequency Synthesizer based on CORDIC algorithm Implemented with FPGA[A].2003 5～(th)International Conference on ASIC Proceedings Book 2 of 2 [C], 2003
第二篇：频率计(格式)数字逻辑
课程设计任务书
（指导教师填写）
课程设计名称 电子技术课程设计 学生姓名
专业班级
设计题目
简易数字频率计
一、课程设计的任务和目的
任务: 设计一个简易数字频率计，用来测量单位时间内数字信号的脉冲个数，并用数码管显示出来。
目的：
掌握简易数字频率计的设计、组装、调试方法。掌握有关集成电路的工作原理。
二、设计内容、技术条件和要求
1.设计简易数字频率计：
⑴.设计一个简易数字频率计，用于测量数字信号的频率并显示，用一个开关控制频率计的起动和停止，并可对频率计置数。
⑵.测频范围为0.1Hz到9999Hz。
⑶.测量所需时基时间可调，分1秒和10秒两档。
⑷.能连续循环测量显示，若用1秒档时要求6秒完成一个循环，其中1秒计数测量；4秒显示结果；1秒清零。然后依次循环。
2.根据上述要求，画出电路框图、原理总图。3.对原理图进行仿真。4.在实验箱上组装、调试。5.撰写设计总结报告。
三、时间进度安排
本课程设计共两周时间。第一周：理论设计
周二
布置设计任务；提出课程设计的目的和要求；讲解电子电路的一般设计方法和电子电路的安装、调试技术；明确对撰写总结报告和绘制原理总图的要求；安排答疑、实验时间。
周二至周五
学生查资料，进行理论设计，其中安排三次答疑，指导学生设计。第二周：仿真和安装调试、撰写设计总结报告 周一
交设计草图供老师审阅。
周二至周三
在EDA实验室对其设计的电路进行仿真，并可根据仿真情况修正设计以确定设计正确，能完成设计要求。周三至周四
在实验箱上进行安装、调试，并通过老师验收。最后，撰写设计总结报告、绘制原理总图。
四、主要参考文献
1.各种版本的数字电子技术基础教材； 2.各种版本的电子技术课程设计指导书；
3.集成电路手册。
指导教师签字：
2013 年12月 16 日
第三篇：VHDL课程设计报告 频率计
目录
1.前言...........................................................................................................................2 2.设计要求...................................................................................................................2 3．整体设计..................................................................................................................3 4.设计原理...................................................................................................................3 5.设计程序...................................................................................................................3
5.1顶层文件.............................................................................................................3 5.2 8位是进制计数器..............................................................................................4 5.3 10进制计数器...................................................................................................5 5.4 测频控制电路.....................................................................................................6 5.5 32位锁存器及其控制器.....................................................................................6
6.引脚锁定...................................................................................................................8 7.综合结果...................................................................................................................8
7.1 RTL电路.............................................................................................................8 7.2 测频控制电路.....................................................................................................9 7.3 8位十进制计数器..............................................................................................9 7.3 32位锁存器......................................................................................................9
8.实验结果.................................................................................................................10 7.实验总结...................................................................................................................10 参考文献......................................................................................................................12
自适应数字频率计数器设计
1.前言
传统的数字频率计一般是由分离元件搭接而成，用到的器件较多，连线比较复杂，而且会产生比较大的延时，造成测量误差大、可靠性差。后来随着单片机的大规模的应用, 出现了不少用单片机控制的频率测量系统。相对于以前用分离元件搭接起来的频率测量系统, 单片机控制的频率测量系统在频率测量范围、频率测量精度和频率测量速度上都有了很大的提高。但由于单片机工作频率的限制、单片机内部计数器位数的限制等因素, 由单片机控制的频率测量系统无法在频率测量范围、频率测量精度和频率测量速度上取得重大突破。若再增加别的器件, 以弥补单片机的不足, 不仅会大大增加系统的复杂性, 而且不利于系统的集成化。以E D A 工具作为开发平台，运用V H D L 语言，将使整个系统大大简化，从而提高整体的性能和可靠性。本课题采用的是等精度数字频率计，在一片FPGA开发板里实现了数字频率计的绝大部分功能, 它的集成度远远超过了以往的数字频率计。又由于数字频率计最初的实现形式是用硬件描述语言写成的程序, 具有通用性和可重用性。所以在外在的条件(如基准频率的提高, 基准频率精度的提高)的允许下,只需对源程序作很小的改动, 就可以使数字频率计的精度提高几个数量级。同时对于频率精度要求不高的场合, 可以修改源程序, 使之可以用较小的器件实现, 从而降低系统的整体造价。
2.设计要求
设计一个频率计，频率测量范围为1-9999KHZ，量程分别为10、100、1M三档，要求如下: a.当读数大于999时，频率计处于超量程状态，下一次测量时，量程自动增大1档 b.当读数小于099时，频率计处于欠量程状态，下一次测量时，量程自动减小1档
c.当超过频率范围时，显示器自动溢出
3．整体设计
当被测频率进入时候，档位1、2能自动换挡实现功能，在档位1中，有一个LED灯亮（表示Hz）；档位2中有2个LED灯亮（表示kHz）；当计数频率超出9999kHz的时候，显示“E”而且LED灯全部熄灭，表示溢出功能。在程序代码中，必须要清晰表示出计数的运行状况。
档位1：当被测频率为0—9999Hz时候，直接显示f x的值（单位为Hz）； 档位2：当被测频率为10k—9999kHz时候，显示10-9999（单位kHz）；
4.设计原理
根据频率的定义和频率测量的基本原理，测定信号的频率必须有一个脉宽为1 秒的输入信号脉冲计数允许的信号；1 秒计数结束后，计数值被锁入锁存器，计数器清0，为下一测频计数周期作好准备。测频控制信号可以由一个独立的发生器来产生。
5.设计程序
5.1顶层文件
LIBRARY IEEE;--频率计顶层文件 LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY FREQTEST IS PORT(CLK1HZ : IN STD_LOGIC;FSIN : IN STD_LOGIC;DOUT : OUT STD_LOGIC_VECTOR(15 DOWNTO 0);LED : OUT STD_LOGIC_VECTOR(1 DOWNTO 0));END FREQTEST;ARCHITECTURE struc OF FREQTEST IS COMPONENT FTCTRL PORT(CLKK : IN STD_LOGIC;--1Hz CNT_EN : OUT STD_LOGIC;--计数器时钟使能 RST_CNT : OUT STD_LOGIC;--计数器清零 Load : OUT STD_LOGIC);--输出锁存信号 END COMPONENT;COMPONENT COUNTER PORT(FIN : IN STD_LOGIC;--时钟信号 CLR : IN STD_LOGIC;--清零信号 ENABL : IN STD_LOGIC;--计数使能信号
DOUT : OUT STD_LOGIC_VECTOR(31 DOWNTO 0));--计数结果 END COMPONENT;COMPONENT REG32B PORT(LK : IN STD_LOGIC;DIN : IN STD_LOGIC_VECTOR(31 DOWNTO 0);DOUT : OUT STD_LOGIC_VECTOR(15 DOWNTO 0);LEDOUT : OUT STD_LOGIC_VECTOR(1 DOWNTO 0));END COMPONENT;SIGNAL TSTEN1 : STD_LOGIC;SIGNAL CLR_CNT1 : STD_LOGIC;SIGNAL Load1 : STD_LOGIC;SIGNAL DTO1 : STD_LOGIC_VECTOR(31 DOWNTO 0);SIGNAL CARRY_OUT1 : STD_LOGIC_VECTOR(6 DOWNTO 0);BEGIN U1 : FTCTRL PORT MAP(CLKK =>CLK1HZ,CNT_EN=>TSTEN1, RST_CNT =>CLR_CNT1,Load =>Load1);U2 : REG32B PORT MAP(LK => Load1, DIN=>DTO1, DOUT => DOUT,LEDOUT=>LED);
U3 : COUNTER PORT MAP(FIN => FSIN, CLR => CLR_CNT1, ENABL => TSTEN1, DOUT=>DTO1);END struc;
5.2 8位是进制计数器
LIBRARY IEEE;--8位十进制计数器 USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY COUNTER IS PORT(FIN : IN STD_LOGIC;--时钟信号 CLR : IN STD_LOGIC;--清零信号 ENABL : IN STD_LOGIC;--计数使能信号
DOUT : OUT STD_LOGIC_VECTOR(31 DOWNTO 0));--计数结果 END COUNTER;ARCHITECTURE behav OF COUNTER IS
COMPONENT COUNTER10 IS PORT(FIN : IN STD_LOGIC;--时钟信号 CLR : IN STD_LOGIC;--清零信号 ENABL : IN STD_LOGIC;--计数使能信号
DOUT : OUT STD_LOGIC_VECTOR(3 DOWNTO 0);--计数结果 COUT : OUT STD_LOGIC);END COMPONENT;
SIGNAL CLK1,CLK2,CLK3,CLK4,CLK5,CLK6,CLK7: STD_LOGIC;BEGIN u1 : COUNTER10 PORT MAP(FIN=>FIN,CLR=>CLR,ENABL=>ENABL,DOUT=>DOUT(3 DOWNTO 0),COUT=>CLK1);u2 : COUNTER10 PORT MAP(FIN=>CLK1,CLR=>CLR,ENABL=>ENABL,DOUT=>DOUT(7 DOWNTO 4),COUT=>CLK2);u3 : COUNTER10 PORT MAP(FIN=>CLK2,CLR=>CLR,ENABL=>ENABL,DOUT=>DOUT(11 DOWNTO 8),COUT=>CLK3);u4 : COUNTER10 PORT MAP(FIN=>CLK3,CLR=>CLR,ENABL=>ENABL,DOUT=>DOUT(15 DOWNTO 12),COUT=>CLK4);u5 : COUNTER10 PORT MAP(FIN=>CLK4,CLR=>CLR,ENABL=>ENABL,DOUT=>DOUT(19 DOWNTO 16),COUT=>CLK5);u6 : COUNTER10 PORT MAP(FIN=>CLK5,CLR=>CLR,ENABL=>ENABL,DOUT=>DOUT(23 DOWNTO 20),COUT=>CLK6);u7 : COUNTER10 PORT MAP(FIN=>CLK6,CLR=>CLR,ENABL=>ENABL,DOUT=>DOUT(27 DOWNTO 24),COUT=>CLK7);u8 : COUNTER10 PORT MAP(FIN=>CLK7,CLR=>CLR,ENABL=>ENABL,DOUT=>DOUT(31 DOWNTO 28));
END ARCHITECTURE behav;
5.3 10进制计数器
LIBRARY IEEE;--10位计数器 USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY COUNTER10 IS PORT(FIN : IN STD_LOGIC;--时钟信号 CLR : IN STD_LOGIC;--清零信号 ENABL : IN STD_LOGIC;--计数使能信号
DOUT : OUT STD_LOGIC_VECTOR(3 DOWNTO 0);--计数结果 COUT : OUT STD_LOGIC);END COUNTER10;ARCHITECTURE behav OF COUNTER10 IS SIGNAL CQI : STD_LOGIC_VECTOR(3 DOWNTO 0);BEGIN PROCESS(FIN, CLR, ENABL)BEGIN IF CLR = '1' THEN CQI <=(OTHERS=>'0');--清零 ELSIF FIN'EVENT AND FIN = '1' THEN IF ENABL = '1' THEN IF CQI<9 THEN CQI <= CQI + 1;ELSE CQI <=(OTHERS=>'0');END IF;END IF;END IF;
IF CQI=“1001” THEN COUT<='1';ELSE COUT<='0';END IF;END PROCESS;DOUT <= CQI;END behav;
5.4 测频控制电路
LIBRARY IEEE;--测频控制电路 USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY FTCTRL IS PORT(CLKK : IN STD_LOGIC;--1Hz CNT_EN : OUT STD_LOGIC;--计数器时钟使能 RST_CNT : OUT STD_LOGIC;--计数器清零 Load : OUT STD_LOGIC);--输出锁存信号 END FTCTRL;ARCHITECTURE behav OF FTCTRL IS SIGNAL Div2CLK : STD_LOGIC;BEGIN PROCESS(CLKK)BEGIN IF CLKK'EVENT AND CLKK = '1' THEN--1Hz时钟2分频 Div2CLK <= NOT Div2CLK;END IF;END PROCESS;PROCESS(CLKK, Div2CLK)BEGIN IF CLKK='0' AND Div2CLK='0' THEN RST_CNT<='1';--产生计数器清零信号 ELSE RST_CNT <= '0';END IF;END PROCESS;Load <= NOT Div2CLK;CNT_EN <= Div2CLK;END behav;
5.5 32位锁存器及其控制器
LIBRARY IEEE;--32位锁存器及控制器 USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY REG32B IS PORT(LK : IN STD_LOGIC;DIN : IN STD_LOGIC_VECTOR(31 DOWNTO 0);DOUT : OUT STD_LOGIC_VECTOR(15 DOWNTO 0);LEDOUT : OUT STD_LOGIC_VECTOR(1 DOWNTO 0));END REG32B;ARCHITECTURE behav OF REG32B IS SIGNAL DD : STD_LOGIC_VECTOR(31 DOWNTO 0);BEGIN
PROCESS(LK, DIN)BEGIN IF LK'EVENT AND LK = '1' THEN DD<=DIN;END IF;if DD(31 DOWNTO 28)=“0000” then IF DD(27 DOWNTO 16)=“000000000000” THEN DOUT<=DD(15 DOWNTO 0);LEDOUT<=“01”;ELSIF DD(27 DOWNTO 16)/=“000000000000” THEN DOUT<=DD(27 DOWNTO 12);LEDOUT<=“11”;end if;else DOUT(15 DOWNTO 0)<=“***0”;LEDOUT<=“00”;END IF;END PROCESS;END behav;
6.引脚锁定
7.综合结果
7.1 RTL电路
7.2 测频控制电路
7.3 8位十进制计数器
7.3 32位锁存器
8.实验结果
当计数频率为4Hz（范围在0-9999Hz）的时候，此时LED灯有一个亮，计数为：0004；当计数频率为500KHz（范围在10K-9999KHz）的时候，此时设定两个LED灯都亮，计数为0500；当计数频率大于9999KHz的时候，设定此时两个LED灯都处于熄灭状态，而计数则输出一个‘E’值，表示范围超出计数范围。
7.实验总结
经系统测试表明，本图频率计的各项功能正常，能实现对频率的0~9999kHz频率范围的测量，并通过LED指示和数码管显示，操作简单，是理想频率计解决方案。
经过一个多星期的努力，本设计系统终于完成了。通过该课程设计，掌握了编译程序工作的基本过程及其各阶段的基本任务，熟悉了VHDL程序开发的总流程框图，了解了编译程序的生成过程及其相关的技术，对课本上的知识也有了更深的理解。老师常说，课本上的知识是机械的，要学会去运用，要举一反三。现在终于深刻的了解了这句话。经过这次的课程设计，发现书本上很深奥的知识变的更为简单，同样，对实验原理也了有更深的理解。知道和理解了该理论在计算机中是怎样执行的，对该理论在实践中的应用有深刻的理解。通过该课程设计，把死板的课本知识变得生动有趣，激发了学习的积极性。能够把课堂上学的知识通过自己设计的程序表示出来，加深了对理论知识的理解。
课程设计中的电路和程序比较复杂，因此调试的过程更是考验我们耐性和细心。除了课堂外，课程设计是最能学到东西的，最考验人的。在做课程设计的这段时间，时刻都感到自己学的知识有多么的贫瘠。经过这次课程设计，让我对VHDL语言和FPGA有了更深的认识，操作能力有了一定的提高。明白了，要想是写出的代码能运行，需要耐心细心，毅力以及充沛的体力。只有经过多次编辑，多次编译，再多次运行，才能编写出更好的程序，有时候需要多次的更正才能达到所要的运行结果。
参考文献
[1] 潘松、黄继业，EDA技术应用教程 VHDL篇[J].北京：高等教育出版社.2010
[2] 徐成刘彦李仁发，一种全同步数字频率测量方法的研究[J].北京：高等教育出版社.2004 [3] 李云鹏王思明，基于FPGA 的等精度频率计设计[J].北京：高等教育出版社.2007
第四篇：VHDL八位数码管频率计课程设计
一、课程设计要求
设计一个8位数码管显示的频率计（频率分辨率为1Hz）。
二、总体结构框图
系统时钟分频及控制待测频率计数数据锁存动态扫描数码管段选数码管位选数码管显示
图1 总体结构框图
三、课程设计原理
在电子技术中，频率是最基本的参数之一，并且与许多点参量的测量方案、测量结果都有十分密切的关系，因此，频率的测量就显得尤为重要。测量频率的方法有很多种，其中电子计数器测量频率具有精度高、使用方便、测量迅速，以及便于实现测量过程自动化等优点，是频率测量的重要手段之一。
数字式频率计的测量原理有两类：一是直接测频法，即在一定的闸门时间内测量被测信号的脉冲个数；二是间接测频法即周期法，如周期测频法。直接测频法适用于高频信号的频率测量，通常采用计数器、数据锁存器及控制电路实现，并通过改变计数阀门的时间长短以达到不同的测量精度；间接测频法适用于低频信号的频率测量。
本次课程设计中使用的是直接测频法，即用计数器在计算机1s内输入信号周期的个数，其测频范围为0Hz-99999999Hz。
四、器件的选择
1、装有QuartusII软件的计算机一台。
2、芯片：本实验板中为EP芯片。
3、EDA实验箱一个。
4、下载接口是数字芯片的下载接口（JTAG）主要用于FPGA芯片的数据下载。
5、时钟源。
五、功能模块和信号仿真图以及源程序
(1)系统时钟分频及控制的功能模块图及其源程序
图2 功能模块图
作用：将试验箱上的50MHz的晶振分频，输出CLOCK为数码管提供1kHz的动态扫描频率。CNT_EN输出为0.05s的信号，对频率计中的32位十进制计数器CNT10的ENA使能端进行同步控制，当TSTEN高电平时允许计数，低电平时停止计数，并保持其所计的脉冲数。在停止计数期间，首先需要一个锁存信号LOAD的上跳沿将计数器在前一秒的计数值锁存进锁存器REG32B中，并由外部的十进制7段数码管显示计数值。设置锁存器的好处是数据显示稳定，不会由于周期性的清零信号而不断闪烁。锁存信号后，必须有一个清零信号RST_CNT对计数器进行清零，为下一秒的计数操作做准备。该模块的信号仿真图如下：
图3 仿真波形图
源程序如下：
--分频
library ieee;use ieee.std_logic_1164.all;entity fdivwangzheng is port(clk0:in std_logic;--输入系统时钟
clk1:out std_logic;--输出1hz时钟信号
clk2:out std_logic);--输出显示扫描时钟信号
end fdivwangzheng;architecture a of fdivwangzheng is begin
p1:process(clk0)variable cnt:integer range 0 to 49999999;--分频系数为24999999 variable ff:std_logic;begin if clk0'event and clk0='1' then if cnt<49999999 then cnt:=cnt+1;else cnt:=0;ff:=not ff;--反向 end if;end if;clk1<=ff;end process p1;p2:process(clk0)
variable cnn:integer range 0 to 999;--分频系数为499 variable dd:std_logic;begin if clk0'event and clk0='1' then if cnn<999 then cnn:=cnn+1;else cnn:=0;dd:=not dd;--反向 end if;end if;clk2<=dd;end process p2;end a;
--测频控制器(testctl.vhd)LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY TESTCTLwanzheng IS
PORT（CLKK : IN STD_LOGIC;--1Hz
CNT_EN,RST_CNT,LOAD : OUT STD_LOGIC);
END TESTCTLwanzheng;ARCHITECTURE behav OF TESTCTLwanzheng IS
SIGNAL DIV2CLK : STD_LOGIC;BEGIN
PROCESS(CLKK)
BEGIN
IF CLKK'EVENT AND CLKK = '1' THEN DIV2CLK <= NOT DIV2CLK;
END IF;
END PROCESS;
PROCESS(CLKK, DIV2CLK)
BEGIN
IF CLKK='0' AND Div2CLK='0' THEN RST_CNT <= '1';
ELSE RST_CNT <= '0';
END IF;
END PROCESS;
LOAD <= NOT DIV2CLK;
CNT_EN <= DIV2CLK;END behav;(2)十进制计数器的功能模块图及其源程序
图4 功能模块图
作用：当使能端为高电平，清零端为低电平时，实现十进制计数功能。
第一个CNT10计数输出CQ=9时，下一秒时钟上升沿到来时，将产生一个CARRY_OUT信号作为下一个CNT10的时钟信号，同时CQ清零，依次递推到8个CNT10。
当清零端为低电平，使能端为低电平时停止计数。当清零端为高电平时，计数器清零。该模块的信号仿真图如下：
图5 仿真波形图
源程序如下：
LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY CNT10 IS PORT(CLK: IN STD_LOGIC;
CLR: IN STD_LOGIC;
ENA: IN STD_LOGIC;
CQ : OUT INTEGER RANGE 0 TO 9;
CARRY_OUT: OUT STD_LOGIC);END CNT10;ARCHITECTURE behav OF CNT10 IS SIGNAL CQI: INTEGER RANGE 0 TO 9;BEGIN PROCESS(CLR,CLK,ENA)BEGIN IF(CLR='1')THEN CQI<=0;ELSIF(CLK'EVENT AND CLK='1')THEN
IF(ENA='1')THEN
IF(CQI=9)THEN
CQI<=0;
CARRY_OUT<='1';
ELSE
CQI<=CQI+1;
CARRY_OUT<='0';
END IF;
END IF;END IF;END PROCESS;CQ<=CQI;END behav;
(3)32位锁存器的功能模块图及其源程序
图6 功能模块图
实现方式：LOAD信号上升沿到来时将对输入到内部的CNT10计数信号进行锁存。作用：锁存信号，并将结果输出给SELTIME。该模块的信号仿真图如下：
图7 仿真波形图
源程序如下：
LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY REG32B IS
PORT(LOAD: IN STD_LOGIC;DIN: IN STD_LOGIC_VECTOR(31 DOWNTO 0);DOUT: OUT STD_LOGIC_VECTOR(31 DOWNTO 0));END ENTITY REG32B;ARCHITECTURE behav OF REG32B IS BEGIN
PROCESS(LOAD,DIN)IS BEGIN
IF LOAD'EVENT AND LOAD='1' THEN DOUT<=DIN;
END IF;END PROCESS;END ARCHITECTURE behav;
(4)数码管扫描的功能模块图及其源程序
图8 功能模块图
作用：锁存信号输出DIN[31..0]，然后由SELTIME进行扫描输出，当SEL为”000”时选通第一个CNT10，输出到LED7进行译码输出。依次类推。该模块的信号仿真图如下：
图9 仿真波形图
源程序如下：
LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY SELTIME IS PORT（CLK : IN STD_LOGIC;
DIN : IN STD_LOGIC_VECTOR(31 DOWNTO 0);
DAOUT: OUT STD_LOGIC_VECTOR(3 DOWNTO 0);
SEL : OUT STD_LOGIC_VECTOR(2 DOWNTO 0));END SELTIME;ARCHITECTURE behav OF SELTIME IS SIGNAL SEC : STD_LOGIC_VECTOR(2 DOWNTO 0);BEGIN PROCESS(CLK)BEGIN
IF(CLK'EVENT AND CLK='1')THEN
IF(SEC=“111”)THEN
SEC<=“000”;
ELSE
SEC<=SEC+1;
END IF;
END IF;END PROCESS;
PROCESS(SEC,DIN(31 DOWNTO 0))BEGIN CASE SEC IS WHEN “000”=>DAOUT<=DIN(3 DOWNTO 0);WHEN “001”=>DAOUT<=DIN(7 DOWNTO 4);WHEN “010”=>DAOUT<=DIN(11 DOWNTO 8);WHEN “011”=>DAOUT<=DIN(15 DOWNTO 12);WHEN “100”=>DAOUT<=DIN(19 DOWNTO 16);WHEN “101”=>DAOUT<=DIN(23 DOWNTO 20);WHEN “110”=>DAOUT<=DIN(27 DOWNTO 24);WHEN “111”=>DAOUT<=DIN(31 DOWNTO 28);WHEN OTHERS=>NULL;END CASE;END PROCESS;SEL<=SEC;END behav;
(5)七段数码管译码显示的功能模块图及其源程序
图10 功能模块图
作用：将实验结果使用数码管直观的显示出来。该模块的信号仿真图如下：
图11 仿真波形图
源程序如下：
LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY LED7 IS PORT(DIN:IN STD_LOGIC_VECTOR(3 DOWNTO 0);DOUT:OUT STD_LOGIC_VECTOR(6 DOWNTO 0));END LED7;ARCHITECTURE behav OF LED7 IS--SIGNAL LED7:STD_LOGIC_VECTOR(6 DOWNTO 0);BEGIN PROCESS(DIN)BEGIN CASE DIN IS WHEN “0000”=>DOUT<=“0111111”;WHEN “0001”=>DOUT<=“0000110”;WHEN “0010”=>DOUT<=“1011011”;WHEN “0011”=>DOUT<=“1001111”;WHEN “0100”=>DOUT<=“1100110”;WHEN “0101”=>DOUT<=“1101101”;WHEN “0110”=>DOUT<=“1111101”;WHEN “0111”=>DOUT<=“0000111”;WHEN “1000”=>DOUT<=“1111111”;WHEN “1001”=>DOUT<=“1101111”;WHEN “1010”=>DOUT<=“1110111”;WHEN “1011”=>DOUT<=“1111100”;WHEN “1100”=>DOUT<=“0111001”;WHEN “1101”=>DOUT<=“1011110”;WHEN “1110”=>DOUT<=“1111001”;WHEN “1111”=>DOUT<=“1110001”;WHEN OTHERS=>NULL;END CASE;END PROCESS;END ARCHITECTURE behav;(6)3-8译码器的功能模块图及其源程序
图12 功能模块图
作用：利用3-8译码器将数码管的位选信号选通。该模块的信号仿真图如下：
图13 仿真波形图
源程序如下：
LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY LS138 IS
PORT(Q: IN STD_LOGIC_VECTOR(2 DOWNTO 0);
D: OUT STD_LOGIC_VECTOR(7 DOWNTO 0);
dp:OUT STD_LOGIC);END LS138;ARCHITECTURE behav OF LS138 IS BEGIN
WITH Q SELECT
D<=“11111110” WHEN “000”, “11111101” WHEN “001”, “11111011” WHEN “010”, “11110111” WHEN “011”, “11101111” WHEN “100”, “11011111” WHEN “101”, “10111111” WHEN “110”, “01111111” wHEN “111”, “11111111” WHEN OTHERS;WITH Q SELECT
dp<='1' WHEN “001”, '0' WHEN OTHERS;END behav;
六、顶层模块图
图14 总体设计顶层模块图
其中8个十进制计数器模块JSQ的底层模块图如图15所示：
图15 计数器模块原理图
本次课程设计的时钟信号由试验箱上面的5MHz的晶振提供，经过系统时钟和控制模块后分别产生0.05Hz和10kHz的脉冲信号0.05Hz的脉冲信号十进制计数器的使能信号，使计数器统计出待测信号在1s脉宽之间的脉冲数目。再由计数模块将测得的信号传送给数码管显示部分，通过译码模块产生可以在数码管上显示的BCD码。而1kHz是作为数码管动态扫描的频率，由于人的视觉暂留现象，频率较高时，数码管看起来就是连续发光。本设计中使个位显示为数码管的小数点后面一位，由此实现了频率分辨率为1Hz的频率计设计。
结论
EDA技术是电子设计的发展趋势，利用EDA工具可以代替设计者完成电子系统设计中的大部分工作。EDA工具从数字系统设计的单一领域，发展到今天，应用范围己涉及模拟、微波等多个领域，可以实现各个领域电子系统设计的测试、设计仿真和布局布线等，这些都是我在这次课设中深刻体会到的。经过这次课程设计，让我真正认识了EDA这门学科，了解到这种方式下的设计方案，硬件电路简洁，集成度高，体现了当今社会所需的先进技术，日后必定在有着广阔的发展空间。
通过这次对EDA课程设计的进一步操作，能更好的在Quartus II上进行VHDL程序的编译及各个模块的仿真，虽然在实际操作过程中由于粗心造成了程序的缺失和错误，但都在老师和同学的帮助下一一解决了。很好地巩固了我们学过的专业知识，使我对数字系统结构也有了更进一步的了解和认识，同时对数据库软件EDA技术、VHDL等系列知识都有了一定的了解。使用EDA技术开发页面的能力也有了很大提高，也使我们把理论与实践从真正意义上相结合了起来；考验了我们借助互联网络搜集、查阅相关文献资料，和组织材料的综合能力。
在这次课程设计中，虽然应用的都是在书本上学过的知识，但是只有应用到实际中才算真正的学懂了这些知识。本次数字频率计的涉及到了VHDL语言、Quartus II软件，EDA技术等。涉及了微机原理和EDA所学的大部分内容。通过这次课程设计实践巩固了学过的知识并能够较好的利用。课程设计实践不单是将所学的知识应用于实际，在设计的过程中，只拥有理论知识是不够的。逻辑思维、电路设计的步骤和方法、考虑问题的思路和角度等也是很重要，需要我们着重注意锻炼的能力。在这次设计中还发现理论与实际常常常存在很大差距，为了使电路正常工作，必须灵活运用原理找出解决方法。
在课题设计中，通过使用Quartus II这个完全集成化、易学易用的可编程逻辑设计环境，利用VHDL语言设计完成八位十进制数字频率计，能够较好的测定所给频率，并且具有自动清零和自动测试的功能，基本符合此次课程设计给出的要求。
第五篇：频率计设计实训报告范文
数字电路实训报告
题目：数字频率计 专业：电子信息工程 班级： 姓名： 学号：
摘要
系统功能介绍：
数字频率计是一种基本的测量仪器，是用量最大、品种很多的产品，是计算机、通讯设备、音频视频等科研生产领域不可缺少的测量仪器。它是一种用十进制数字显示被测信号频率的数字测量仪器。它的基本功能是测量正弦信号，方波信号以及其他各种单位时间内变化的物理量。
本次设计选择以集成芯片作为核心器件，利用数字电子技术基础的相关知识，设计了一个简易四位数字频率计，以分频器、触发器和计数器为核心，由信号输入、计数、数据处理和数据显示等功能模块组成。它是用数字显示被测信号频率的仪器，被测信号可以是正弦波，方波或其它周期性变化的信号。
目录
一．数字频率计的基本原理.................................................................................4 二．设计思路.........................................................................................................4
2.1秒信号........................................................................................................4 2.2分频器........................................................................................................4 2.3计数器........................................................................................................4 2.4锁存器........................................................................................................4 2.5显示译码器与数码管................................................................................4 三．元件.................................................................................................................5
3.1 CD4060(分频器芯片)...............................................................................5 3.2 CD4013（D触发器芯片）......................................................................5 3.3 CD4017（脉冲分配器）..........................................................................5 3.4 CD4029（计数器芯片）..........................................................................5 3.5 CD4511（译码芯片）..............................................................................5 3.6数码管........................................................................................................5 3.7 7404（与非门芯片）,两个电容（20~30pF），电阻(1M)。................5 四．仿真.................................................................................................................5 五．电路图.............................................................................................................6 六．电路的调试过程.............................................................................................6 七．心得体会.........................................................................................................7 八．参考文献.........................................................................................................8
数字频率计的设计
一．数字频率计的基本原理
二．设计思路
根据上面的分析，数字频率计的基本电路由以下五个部分组成。
2.1
秒信号 2.2
分频器 2.3
计数器 2.4
锁存器 2.5
显示模块
三．元件
3.1
CD4060BE(分频器芯片)3.2
SN74HC74N（D触发器芯片）3.3
CD4017BE（脉冲分配器）3.4
CD4029BE（计数器芯片）3.5
CD4511BE（译码芯片）3.6
LG5011AH(数码管3个）
3.7
SN74HC04N（与非门芯片）,两个电容（20~30pF），电阻(1M)。
四．仿真
五．电路图
六．电路的调试过程
电路板焊接完成之后，就需要进行调试过程了，刚开始有的同学焊接完成之后，让老师进行查看，结果不显示，或者显示不成功，老师就给我们讲解了如何进行调试电路，要学会自己查找问题，自己检测电路时哪里的问题。首先就是不亮的问题，就是没有焊接好或者某个地方焊接短路的，这就需要自己一根一根一部分一部分进行检查检测了。接着是数码管全亮了，并没有计数，老师告诉我们需要把三个4511的5脚三个接到4029的1脚上，不再接地了，如果不出什么意外而且其他电路部分没有问题，这步完成后，电路应该就正常工作了。最后我的电路还遇到的问题是，频率计计数了，但是就是不稳定，于是老师经过思考后，让我们分别在三个数码管上串联一个电阻，经过这步后，我的电路基本调试完成，基本没有什么大的问题了。以上这些是我的电路进行调试的过程中遇到的问题，可能还有其他调试过程中遇到的问题，这需要我们耐心调试，不懂的要多问老师同学，这样电路才能调试成功。
七．心得体会
本次实训让我体味到设计电路、连接电路、调测电路过程中的苦与甜。设计是我们将来必需的技能，这次实训恰恰给我们提供了一个应用自己所学知识的机会，从查找资料到对电路的设计以及对电路的调试再到最后电路的成型，都对我所学的知识进行了检验。
首先第一周是“唠嗑”，老师给我们分了组，然我们在组内讨论，各自发挥给子的优势，分别能胜任什么工作。每个人的职责分配完毕后，接着就是“老板”招标，各组竞标，每组根据老师提出的要求进行思考和组织语言，然后说服老师。然后大家就开动大脑，整理思路，组织语言，最后向老师汇报的时候，虽然大家都基本没说到点子上，但是也说明大家还是动脑筋了。第一周的实训看似简单，但是老师在锻炼我们的动脑能力和看问题要看本质以及最后锻炼我们的语言表达能力，收获很多。
第二周是电路的设计，在电脑上用仿真软件设计电路，毕竟我们学得不是那么透彻，基本上没法把书本上的知识和实力联系起来，大家绞尽脑汁，也不知道如何下手，该从哪里下手，最后在老师的帮助下，我们完成了仿真电路的设计。在这个过程中，老师耐心的给我们讲解每个元件的功能和用途，该如何连接到电路中。这周的实训中充分暴露了我们理论和实际联系的太少太少了，还有动手上机操作的能力不强，以后还有待提高。
第三周第四周就是硬件的电路焊接设计了。老师给我们发了所有的原件和电路板，我们把之前的仿真电路打印出来，然后就比葫芦画瓢的焊接，但是后来才发现，不认真弄清电路的构造只知道比葫芦画瓢的焊接，在后面的时候很容易焊接错，所以首先得弄清电路构造。在电路板上布线设计硬件的连接方式，这一步还是比较轻松，主要是布的线要尽可能的不交叉。之后就开始对着图焊板子，开始把元器件焊上去还是比较简单好看的。可是紧接着进入焊线阶段就难住我了，线拉不直，焊在板子上就很丑；另一方面，在焊的过程中就会发现有那么几根线是按照布线图来焊是实现不了的，于是，中途又会重新改布线图。硬件部分我花了接近两周的课余时间，反反复复的修改，焊接，终于初步完成了。最后一周是板子焊好后的进硬件调试阶段以及总结大会。硬件调试时，发现了线路的一些错误接法和元器件位置的错接等等，这样又花了很多时间调试修改，硬件就基本上算是完成了。这周感悟也很多，不光要焊接成功电路，还要学会自己查找问题，解决问题，这才是真正地学到了知识。
通过五周的频率计设计，真的是感触颇多。这五周以来我们每周实训课都积极参与其中，完成老师布置的任务。在课余时间去实验室焊接电路。每天和大家在一起焊板子，一起讨论问题，一起互相帮助的画面还历历在目。这其中有欢声笑语，也有苦有累。还有很多不足的地方，需要自己改进，还有一些缺点也要改掉。总之，这次实训，收获很多。希望自己以后还能更努力。
八．参考文献
1.CD4511
CD4511 是一个用于驱动共阴极 LED（数码管）显示器的 BCD 码—七段码译
码器，特点：具有 BCD 转换、消隐和锁存控制、七段译码及驱动功能的 CMOS 电路能提供较大的拉电流。可直接驱动 LED 显示器。引脚图如图所示。
其功能介绍如下：
BI：4 脚是消隐输入控制端，当 BI=0 时，不管其它输入端状态如何，七 段数码管均处于熄灭（消隐）状态，不显示数字。
LT：3 脚是测试输入端，当 BI=1，LT=0 时，译码输出全为 1，不管输入
DCBA 状态如何，七段均发亮，显示“8”。它主要用来检测数码管是否损坏。LE：锁定控制端，当 LE=0 时，允许译码输出。LE=1 时译码器是锁定 保持状态，译码器输出被保持在 LE=0 时的数值。A1、A2、A3、A4、为 8421BCD 码输入端。
a、b、c、d、e、f、g：为译码输出端，输出为高电平1 有效。
2.CD4029
CD4029 是一组可预设二进制/BCD、上数/下数计数器，其引脚图如图，功能有：
(1)4 位数据预设
(2)4 位二进制计数或BCD 计数(3)上数计数或下数计数
当其预设控制端PE 为1 时，不论其它输入状态为何，则QDQCQBQA=DCBA，其预设工作与Clock 无关，属异步预设；当PE=0 时，则正常计数。CD4029 的计数选择有4 种，分别由U/D(上数/下数)及B/D(二进制/十进制)两脚来控制。
3.74LS74
74LS74
TTL 带置位复位正触发双 D 触发器
Vcc 2CR 2D 2Ck 2St 2Q-2Q ┌┴─┴─┴─┴─┴─┴─┴┐ 双 D 触发器 74LS74 │14 13 12 11 10 9 8 │）│
│ 1 2 3 4 5 6 7│
└┬─┬─┬─┬─┬─┬─┬┘
工作原理: SD 和RD 接至基本RS 触发器的输入端，它们分别是预置和清零端，低电平有效。当SD=0且RD=1时,不论输入端D为何种状态，都会使Q=1，Q=0，即触发器置1；当SD=1且RD=0时，触发器的状态为0,SD和RD通常又称为直接置1和置0端。我们设它们均已加入了高电平，不影响电路的工作。工作过程如下：
1.CP=0时，与非门G3和G4封锁，其输出Q3=Q4=1，触发器的状态不变。同时，由于Q3至Q5和Q4至Q6的反馈信号将这两个门打开，因此可接收输入信号D，Q5=D，Q6=Q5=D。2.当CP由0变1时触发器翻转。这时G3和G4打开，它们的输入Q3和Q4的状态由G5和G6的输出状态决定。Q3=Q5=D，Q4=Q6=D。由基本RS触发器的逻辑功能可知，Q=D。3.触发器翻转后，在CP=1时输入信号被封锁。这是因为G3和G4打开后，它们的输出Q3和Q4的状态是互补的,即必定有一个是0，若Q3为0，则经G3输出至G5输入的反馈线将G5封锁，即封锁了D通往基本RS 触发器的路径；该反馈线起到了使触发器维持在0状态和阻止触发器变为1状态的作用,故该反馈线称为置0维持线,置1阻塞线。Q4为0时，将G3和G6封锁，D端通往基本RS触发器的路径也被封锁。Q4输出端至G6反馈线起到使触发器维持在1状态的作用，称作置1维持线；Q4输出至G3输入的反馈线起到阻止触发器置0的作用,称为置0阻塞线。
4.74LS04 74LS04 TTL 六反相器 六个与非门 集成到集成块里
5.CD4017
CD4017 是5 位Johnson 计数器，具有10 个译码输出端，CP、CR、INH 输入端。时钟输入端的斯密特触发器具有脉冲整形功能，对输入时钟脉冲上升和下降时间无限制。INH 为低电平时，计数器在时钟上升沿计数；反之，计数功能无效。CR 为高电平时，计数器清零。Johnson 计数器，提供了快速操作、2 输入译码选通和无毛刺译码输出。防锁选通，保证了正确的计数顺序。译码输出一般为低电平，只有在对应时钟周期内保持高电平。在每10 个时钟输入周期CO 信号完成一次进位，并用作多级计数链的下级脉动时钟。引脚图如图所示：
引出端功能符号 CO：进位脉冲输渊 CP：时钟输入端 CR：清除端 INH：禁止端
Q0-Q9 计数脉冲输出端 VDD：正电源
VSS：地CD4017组成的防抖动触摸开关电路
5.CD4060 CD4060由一振荡器和14级二进制串行计数器位组成，振荡器的结构可以是RC或晶振电路，CR为高电平时，计数器清零且振荡器使用无效。所有的计数器位均为主从触发器。在CP1(和CP0)的下降沿计数器以二进制进行计数。在时钟脉冲线上使用斯密特触发器对时钟上升和下降时间无限制。CD4060引脚图:
点击咨询 