EDA期末考试题大全[5篇范例]

第一篇：EDA期末考试题大全

附带：一．问答题

1信号赋值语句在什么情况下作为并行语句？在什么情况下作顺序语句？信号赋值和变量赋值符号分别是什么？两种赋值符号有什么区别？

 信号赋值语句在进程外作并行语句，并发执行，与语句所处的位置无关。信号赋值语句在进程内或子程序内做顺序语句，按顺序执行，与语句所处的位置有关。



信号赋值符号为“<=”变量赋值用“:=”。信号赋值符号用于信号赋值动作，不立即生效。变量，赋值符号用于变量赋值动作，立即生效。

2进程的敏感信号表指的是什么？简述敏感信号表在进程中的作用？



进程的“敏感信号表”也称敏感表，是进程的激活条件，可由一个或多个信号组成，各信号间以“，”号分隔。当敏感信号表中的任一个信号有事件发生，即发生任意变化，此时，进程被激活，进程中的语句将从上到下逐句执行一遍，当最后一条语句执行完毕之后，进程即进入等待挂起状态，直到下一次敏感表中的信号有事件发生，进程再次被激活，如此循环往复。

3什么是库、程序包、子程序、过程调用和函数调用？

 库和程序包用来描述和保存元件、类型说明和子程序等，以便在其它设计中通过其目录可查询、调用。子程序由过程和函数组成。在子程序调用过程中，过程能返回多个变量，函数只能返回一个变量。若子程序调用的是一个过程，就称为过程调用，若子程序调用的是一个函数，则称为函数调用。过程调用、函数调用都是子程序调用。

二．改错题

1.已知sel为STD_LOGIC_VECTOR(1 DOWNTO 0)类型的信号，而a、b、c、d、q均为STD_LOGIC类型的信号，请判断下面给出的CASE语句程序片段：

 CASE sel IS  WHEN“00”=>q<=a；  WHEN“01”=>q<=b；  WHEN“10”=>q<=c；  WHEN“11”=>q<=d；  END CASE； 2. 答案：CASE语句缺“WHEN OTHERS”语句。

已知data_in1, data_in2为STD_LOGIC_VECTOR(15 DOWNTO 0)类型的输入端口，data_out为 STD_LOGIC_VECTOR(15 DOWNTO 0)类型的输出端口，add_sub为STD_LOGIC类型的输入端口，请判断下面给出的程序片段：

 LIBRARY IEEE；

 USE IEEE.STD_LOGIC_1164.ALL；  ENTITY add IS  PORT（data_in1, data_in2：IN INTEGER；  data_out：OUT INTEGER）；  END add；

 ARCHTECTURE add_arch OF add IS  CONSTANT a:INTEGER<=2；  BEGIN  data_out<=(data_in1+ data_in2)* a；  END addsub_arch； 3.答案：常量声明时赋初值的“<=”符号应改用“:=”符号。已知Q为STD_LOGIC类型的输出端口，请判断下面的程序片段：  ARCHITECTURE test_arch OF test IS  BEGIN  SIGNAL B：STD_LOGIC；  Q<= B；

END test_arch 答案：信号SIGNAL的声明语句应该放在BEGIN语句之前。

4.已知A和Q均为BIT类型的信号，请判断下面的程序片段：  ARCHITECTURE archtest OF test IS  BEGIN  CASE A IS  WHEN ‘0’=>Q<=‘1’；  WHEN ‘1’=>Q<=‘0’；  END CASE；  END archtest；

答案：CASE语句应该存在于进程PROCESS内。

三．程序设计

1@4位二进制并行加法器的源程序ADDER4B.VHD LIBRARY IEEE；

USE IEEE.STD_LOGIC_1164.ALL；

USE IEEE.STD_LOGIC_UNSIGNED.ALL；

ENTITY ADDER4B IS--4位二进制并行加法器 PORT(CIN：IN STD_LOGIC；--低位进位

A： IN STD_LOGIC_VECTOR(3 DOWNTO 0)；--4位加数 B： IN STD_LOGIC_VECTOR(3 DOWNTO 0)；--4位被加数 S： OUT STD_LOGIC_VECTOR(3 DOWNTO 0)；--4位和 CONT： OUT STD_LOGIC)； END ADDER4B；

ARCHITECTURE ART OF ADDER4B IS SIGNAL SINT：STD_LOGIC_VECTOR(4 DOWNTO 0)； SIGNAL AA，BB： STD_LOGIC_VECTOR(4 DOWNTO 0)； BEGIN AA<='0'& A；--将4位加数矢量扩为5位，为进位提供空间 BB<='0'& B；--将4位被加数矢量扩为5位，为进位提供空间 SINT<=AA+BB+CIN ； S<=SINT(3 DOWNTO 0)； CONT<=SINT(4)； END ART；

2@ 8位二进制加法器的源程序ADDER8B.VHD LIBRARY IEEE；

USE IEEE_STD.LOGIC_1164.ALL； USE IEEE_STD.LOGIC_UNSIGNED.ALL： ENTITY ADDER8B IS--由4位二进制并行加法器级联而成的8位二进制加法器 PORT(CIN：IN STD_LOGIC；

A：IN STD_LOGIC_VECTOR(7 DOWNTO 0)； B：IN STD_LOGIC_VECTOR(7 DOWNTO 0)； S：OUT STD_LOGIC_VECTOR(7 DOWNTO 0)； COUT：OUT STD_LOGIC)； END ADDER8B；

ARCHICTURE ART OF ADDER8B IS COMPONENET ADDER4B--对要调用的元件ADDER4B的界面端口进行定义 PORT(CIN：IN STD_LOGIC；

A：IN STD_LOGIC_VECTOR(3 DOWNTO 0)；

B：IN STD_LOGIC_VECTOR(3 DOWNTO 0)； S：OUT STD_LOGIC_VECTOR(3 DOWNTO 0)； CONT：OUT STD_LOGIC)；

END COMPONENT ；

SIGNAL CARRY_OUT：STD_LOGIC；--4位加法器的进位标志 BEGIN U1：ADDER4B--例化(安装)一个4位二进制加法器U1 PORT MAP(CIN=>CIN，A=>A(3 DOWNTO 0)，B=>B(3 DOWNTO0)，S=>S(3 DOWNTO 0)，COUT=>CARRY_OUT)；

U2：ADDER4B--例化(安装)一个4位二进制加法器U2 PORT MAP(CIN=>CARRY_OUT，A=>A(7 DOWNTO 4)，B=>B(7 DOWNTO 4)，S=>S(7 DOWNTO 4)；CONT=>CONT)； END ART；

3.@触发器和缓冲器

D触发器：Process(clk)begin if(clk’event and clk=‘1’)then q <= d;end if;end process;缓冲器：Process(clk)begin if(clk=‘1’)then q <= d;end if;

end process;

T触发器：Process(clk)begin

if(clk’event and clk=‘1’)then

if(t = ‘1’)then q <= not(q);else

q <= q;end if;end if;end process;4.@16位锁存器的源程序

LIBRARY IEEE；

USE IEEE.STD_LOGIC_1164.ALL； ENTITY REG16B IS

--16位锁存器

PORT(CLK：IN STD_LOGIC；--锁存信号 CLR：IN STD_LOGIC；--清零信号

D：IN STD_LOGIC_VECTOR(8 DOWNTO 0)--8位数据输入 Q：OUT STD_LOGIC_VECTOR(15 DOWNTO 0))；--16位数据输出 END REG16B；

ARCHITECTURE ART OF REG16B IS SIGNAL R16S：STD_LOGIC_VECTOR(15 DOWNTO 0)；--16位寄存器设置 BEGIN PROCESS(CLK，CLR)BEGIN IF CLR = '1' THEN R16S<= “***0”；--异步复位信号

ELSIF CLK'EVENT AND CLK = '1' THEN--时钟到来时，锁存输入值

R16S(6 DOWNTO 0)<=R16S(7 DOWNTO 1)；--右移低8位

R16S(15 DOWNTO 7)<=D；--将输入锁到高能位 END IF；

END PROCESS； Q<=R16S； END ART；

5@8位右移寄存器的源程序SREG8B.VHD LIBRARY IEEE；

USE IEEE.STD_LOGIC_1164.ALL； ENTITY SREG8B IS PORT(CLK：IN STD_LOGIC； LOAD ：IN STD _LOGIC； BIN：IN STD_LOGIC_VECTOR(7DOWNTO 0)； QB：OUT STD_LOGIC)； END SREG8B；

ARCHITECTURE ART OF SREG8B IS SIGNAL REG8B：STD_LOGIC_VECTOR(7 DOWNTO 0)； BEGIN PROCESS(CLK，LOAD)BEGIN IF CLK'EVENT AND CLK= '1' THEN IF LOAD = '1' THEN REG8<=DIN；

END IF； END IF； END PROCESS； QB<= REG8(0)； END ART；

--输出最低位

--装载新数据

ELSE REG8(6 DOWNTO0)<=REG8(7 DOWNTO 1)；--数据右移

--8位右移寄存器

6@8位乘法器的源程序

LIBRARY IEEE；

USE IEEE.STD_LOGIC_1164.ALL；--8位乘法器顶层设计 ENTITY MULTI8X8 IS PORT(CLK：IN STD_LOGIC； START：IN STD_LOGIC；

--乘法启动信号，高电平复位与加载，低电平运算

A：IN STD_LOGIC_VECTOR(7 DOWNTO 0)；--8位被乘数 B：IN STD_LOGIC_VECTOR(7 DOWNTO 0)；--8位乘数 ARIEND：OUT STD_LOGIC；--乘法运算结束标志位

DOUT：OUT STD_LOGIC_VECTOR(15 DOWNTO 0))；--16位乘积输出 END MULTI8X8；

ARCHITECTURE ART OF MULTI8X8 IS COMPONENT ARICTL--待调用的乘法控制器端口定义 PORT(CLK：IN STD_LOGIC；START：IN STD_LOGIC； CLKOUT：OUT STD_LOGIC；RSTALL：OUT STD_LOGIC；

ARIEND：OUT STD_LOGIC)； END COMPONENT；

COMPONENT ANDARITH--待调用的控制与门端口定义 PORT(ABIN：IN STD_LOGIC；

DIN：IN STD_LOGIC_VECTOR(7 DOWNTO 0)； DOUT：OUT_STD_LOGIC_VECTOR(7 DOWNTO 0))； END COMPONENT；

COMPONENT ADDER8B--待调用的8位加法器端口定义 COMPONENT SREG8B ．．． COMPONENT REG16B ．．．

SIGNAL GNDINT：STD_LOGIC； SIGNAL INTCLK：STD_LOGIC； SIGNAL RSTALL：STD_LOGIC； SIGNAL QB：STD_LOGIC；

SIGNAL ANDSD：STD_LOGIC_VECTOR(7 DOWNTO 0)； SIGNAL DTBIN：STD_LOGIC_VECTOR(8 DOWNTO 0)； SIGNAL DTBOUT：STD_LOGIC_VECTOR(15 DOWNTO 0)； BEGIN DOUT<=DTBOUT；GNDINT<= '0'；

U1：ARICTL PORT MAP(CLK=>CLK，START=>START，CLKOUT=>INTCLK，RSTALL=>RSTALL，ARIEND=>ARIEND)； U2：SREG8B PORT MAP(CLK=>INTCLK，LOAD=>RSTALL.DIN=>B，QB=>QB)；

U3：ANDARITH PORT MAP(ABIN=>QB，DIN=>A，DOUT=>ANDSD)； U4：ADDER8B PORT MAP(CIN=>GNDINT，A=>DTBOUT(15 DOWNTO 8)，B=>ANDSD，S=>DTBIN(7 DOWNTO 0)，COUT =>DTBIN(8))； U5：REG16B PORT MAP(CLK =>INTCLK，CLR=>RSTALL，D=>DTBIN，Q=>DTBOUT)； END ART；--待调用的16右移寄存器端口定义--待调用的8位右移寄存器端口定义

7@有时钟使能的十进制计数器的源程序

LIBRARY IEEE；

USE IEEE.STD_LOGIC_1164.ALL； ENTITY CNT10 IS PORT(CLK：IN STD_LOGIC；

--计数时钟信号

--清零信号--计数使能信号 CLR：IN STD_LOGIC； END：IN STD_LOGIC；

--有时钟使能的十进制计数器

CQ：OUT INTEGER RANGE 0 TO 15；--4位计数结果输出 CARRY_OUT：OUT STD_LOGIC)；--计数进位 END CNT10；

ARCHITECTURE ART OF CNT10 IS

SIGNAL CQI ：INTEGER RANGE 0 TO 15； BEGIN BEGIN

--计数器异步清零 PROCESS(CLK，CLR，ENA)

IF CLR= '1' THEN CQI<= 0；

IF ENA= '1' THEN IF CQI<9 THEN CQI<=CQI+1； ELSE CQI<=0；END IF； END IF； END IF； END PROCESS； PROCESS(CQI)BEGIN IF CQI=9 THEN CARRY_OUT<= '1'；--进位输出 ELSE CARRY_OUT<= '0'；END IF； END PROCESS； CQ<=CQI； END ART；

--等于9，则计数器清零 ELSIF CLK'EVENT AND CLK= '1' THEN 8@)六进制计数器的源程序CNT6.VHD(十进制计数器的源程序

CNT10.VHD与此类似)LIBRARY IEEE；

USE IEEE.STD_LOGIC_1164.ALL； USE IEEE.STD_LOGIC_UNSIGNED.ALL； ENTITY CNT6 IS PORT(CLK：IN STD_LOGIC； CLR：IN STD_LOGIC； ENA： IN STD_LOGIC；

CQ：OUT STD_LOGIC_VECTOR(3 DOWNTO 0)； CARRY_OUT： OUT STD_LOGIC)； END CNT6；

ARCHITECTURE ART OF CNT6 IS SIGNAL CQI：STD_LOGIC_VECTOR(3 DOWNTO 0)； BEGIN PROCESS(CLK，CLR，ENA)BEGIN IF CLR='1' THEN CQI<=“0000”； ELSIF CLK'EVENT AND CLK='1' THEN IF ENA='1' THEN IF CQI=“0101” THEN CQI<=“0000”； ELSE CQI<=CQI+'1'；END IF； END IF； END IF；

END PROCESS； PROCESS(CQI)BEGIN IF CQI=“0000” THEN CARRY_OUT<='1'； ELSE CARRY_OUT<='0'；END IF； END PROCESS； CQ<=CQI； END ART；

9@十进制计数器

LIBRARY ieee;

USE ieee.std_logic_1164.ALL;USE ieee.std_logic_unsigned.ALL;ENTITY count10 IS PORT(clk: IN STD_LOGIC;

seg: OUT STD_LOGIC_VECTOR(6 DOWNTO 0));END count10;

ARCHITECTURE a1 OF count10 IS signal sec: STD_LOGIC;

signal q : STD_LOGIC_VECTOR(21 DOWNTO 0);signal num: STD_LOGIC_VECTOR(3 DOWNTO 0);BEGIN

process(clk)----get 1 hz clock pulse begin

if clk'event and clk='1' then q<=q+1;end if;sec<=q(21);--get 1 hz clock pulse end process;

timing: process(sec)begin if sec'event and sec='1' then

if num<9 then num<=num+1;else num<=“0000”;end if;end if;end process;

B1: block--bcd-7segs Begin--gfedcba

seg<= “0111111” when num=0 else “0000110” when num=1 else “1011011” when num=2 else “1001111” when num=3 else “1100110” when num=4 else “1101101” when num=5 else “1111101” when num=6 else “0000111” when num=7 else “1111111” when num=8 else “1101111” when num=9 else

“0000000”;end block;END a1;

10@4MHz到1Hz的分频器

LIBRARY ieee;

USE ieee.std_logic_1164.ALL;USE ieee.std_logic_unsigned.ALL;ENTITY count IS

PORT(clk: in STD_LOGIC;q: out STD_LOGIC;END count;

ARCHITECTURE a OF count IS

signal tmp: STD_LOGIC_vector(21 downto 0);Begin

process(clk)begin

if clk'event and clk='1' then tmp<=tmp+1;end if;end process;q<=tmp(21);END a;

11@与门

ENTITY shili2 is port(input1 : in std_logic;inptu2 : in std_logic;output1 : out std_logic);

end entity;

architecture one of shili2 is begin

output1<=input1 and input2;end entity;

12@.四输入与门电路

library ieee;use ieee.std_logic_1164.all;

entity and4 is port(a,b,c,d:in std_logic;y:out std_logic;end and4;

architecture and4_1 of and4 is begin y<= a and b and c and d;end nand4_1;

法二(与非门)：

library ieee;

use ieee.std_logic_1164.all entity nand4 is

port(a.b,c,d:in std_logic;y:out std_logic);end nand4;

architecture nand4_2 of nand4 si begin

p1:process(a,b,c,d)variable

tmp:std_logic_vector(3 downto 0);begin tmp:=a&b&c&d;case tmp is when“0000”=>y<='1';when“0001”=>y<='1';when“0010”=>y<='1';when“0011”=>y<='1';when“0100”=>y<='1';when“0101”=>y<='1';when“0110”=>y<='1';when“0111”=>y<='1';when“1000”=>y<='1';when“1001”=>y<='1';when“1010”=>y<='1';when“1011”=>y<='1';when“1100”=>y<='1';when“1101”=>y<='1';when“1110”=>y<='1';when“1111”=>y<='1';when others=>y<='x';end case;end process;end nand4_2;

13@四位全加器

library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;entity add is port(a,b:in std_logic_vector(3 downto 0);cin:in std_logic;s:out std_logic_vector(3 downto 0);cout:out std_logic);end add;

architecture beh of add is begin process(a,b,cin)ariable x:std_logic_vector(3 downto 0);variable m,n,l:integer;begin m:=conv_integer(a);n:=conv_integer(b);l:=m+n+conv_integer(cin);x:=conv_std_logic_vector(l,4);s<=x(3 downto 0);cout<=x(3);end process;end beh;14@N位移位寄存器：page70 15@8位通用寄存器：page137 16@串入串出移位寄存器：page138 17@10位计数器

LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;

ENTITY CNT10 IS PORT(CLK ,clr : IN STD_LOGIC;CQ : OUT STD_LOGIC_VECTOR(3 DOWNTO 0));END ENTITY CNT10;ARCHITECTURE ONE OF CNT10 IS BEGIN PROCESS(CLK , clr)VARIABLE LCQ : STD_LOGIC_VECTOR(3 DOWNTO 0);BEGIN IF RST = ‘1’ THEN LCQ := “0000”;ELSIF CLK’EVENT AND CLK = ‘1’ THEN IF LCQ < 9 THEN LCQ := LCQ + 1;ELSE LCQ := “0000”;END IF;END IF;CQ <= LCQ;END PROCESS;END ARCHITECTURE ONE;18@八位串行二进制全加器

use ieee.std_logic_1164.all;entity product_adder_subtracter is port(a,b:in std_logic_vector(7 downto 0);s:out std_logic_vector(8 downto 0));end;architecture behavioral of product_adder_subtracter is begin behavior:process(a,b)is variable carry_in:std_logic;variable carry_out:std_logic;variable op2:std_logic_vector(b'range);begin op2:=b;end if;for index in 0 to 7 loop carry_in:=carry_out;s(index)<=a(index)xor op2(index)xor carry_in;carry_out:=(a(index)and op2(index))or(carry_in and(a(index)xor op2(index)));end loop;s(8)<=a(7)xor op2(7)xor carry_out;end process;end;

EDA知识要点：1、2、3、4、5、目前流行的HDL语言有那些？；什么是ASIC。

VHDL是由什么机构制定并公布的。VHDL的两大类基本描述语句是什么。

MAX+PLUSⅡ平台上，原理图、仿真波形文件、VHDL文件的扩展名是什么？6、7、8、9、结构体常见的功能语句有那些？子程序分为那两类，其结构为什么。信号与变量的赋值有何区别？。可编程器件分为哪些类？

10、VHDL中常见的库有那些？。

11、不完整的条件语句与完整的条件语句生成的电路有何区别

12、VHDL的标识符由什么构成。

13、VHDL中预定义数据类型有那些？。

14、CASE语句使用当中的注意事项。

15、目前国际上较大的PLD器件制造公司有那几家公司。

16、VHDL数据对象有什么

17、赋值语句分哪些类，分别写出一句赋值语句。

18、实现时序电路和逻辑组合电路分别用什么语句实现，分别写出他们的一般表式。

19、简述元件例化语句组成及语句格式。

20、数据对象有哪些种，分别写出定义这些数据对象的一般表述格式。

21、简述进程语句的使用要点？

22、写出VHDL常用的顺序语句的名称。

23、简述VHDL逻辑操作符的种类及所允许的操作数的数据类型。

24、EDA技术的含义。

25、VHDL语言中的逻辑操作符有那些？

26、目前较流行的集成EDA开发环境（软件）有那些？

27、简述EDA技术的CPLD/FPGA的设计流程。

28、写出实体中的PORT语句结构并说明其作用。

29、简述EDA技术经历了那几个发展阶段。30、写出元件例化语句语句格式，并说明其作用。

31、试比较图形输入法和文本输入法有何优缺点？

32、结构体的语言格式与作用。

33、写出PROCESS语句结构的一般表达格式？

34、EDA技术常用的输入方法有？

35、什么是实体和结构体，其功能是什么？，36、MAX+pulsⅡ的编辑窗口有那几种，分别是什么？

37、MAX+pulsⅡ的原理图输入法、文本输入法、波形输入法生成的文件扩展名为？

38、VHDL的操作符有那几大类？每一类的操作符分别是什么？每一类操作符可以对那些数据进行操作（运算）？

39、VHDL中如没有特别的说明算术操作符‘ + ’号对应的操作数为什么类型

40、可编程器件（PLD）分为哪两类

41、标准逻辑位数据类型常用的数值有哪几种？

42、在VHDL语言中常见的的数据类型有那些？

43、完整的条件语句将产生什么电路，不完整的条件语句将产生什么电路。

44、信号和变量有什么区别？

45、VHDL作为工业标准，是由那个机构制定并公布的。

46、实体部分的端口模式有四个类型。

47、从执行方式看VHDL的基本描述语句包括哪两大基本描述语句？

48、VHDL文件存盘时，其主文件名应与实体名一致，扩展名应为什呢

49、硬件描述语言(HDL)的种类很多？

50、简述元件例化语句的语句格式及关联方法。

EDA综合设计设计题

1、用两种以上的按照下图设计一个四选一多路选择器

2、使用元件例化语句编写下图所示的顶层文件，其中adder_1为一个由原理图输入法设计的完整的设计实体。

3、已知4位全加器电路原理图如下，请用元件例化语句编写其程序。

4、用VHDL语言编写下图所示的七段显示译码器。

D0D1D2D3七段译码器a(X6)b(X5)c(X4)d(X3)e(X2)f(X1)g(X0)七段数码管afedgbc5、用VHDL设计一个三位十进制的，带有使能控制端口enable、异步清零端口rst、同步预置控制端口load和预置数据输入端口date的计数器。

6、编写一个D触发器的硬件描述语言程序，要求实现上升沿触发。

7、使用IF语句设计一个带有异步复位和置位、同步预置的4位2

进制加法计数器。

U0dind0DclkclkQd1DU1Qclkd2DU2Qclkd3DU3Qclkd4dout

第二篇：EDA期末总结7

1章 PORT DOWNTO 0);(D:INSTD_LOGIC_VECTOR(11DOWNTO 0);

Q : OUT STD_LOGIC_VECTOR(11 DOWNTO 0));

1、常用的硬件描述语言有VHDL、Verilog、ABEL

CLK ,STATUS : IN STD_LOGIC;END AD574A;

2、VHDL自顶向下的设计流程：

LOCK0 : OUT STD_LOGIC;ARCHITECTURE behav OF AD574A IS 1．设计说明书2．建立VHDL行为模型3．VHDL行为仿真4．VHDL-RTL

CS,A0,RC,K12X8 : OUT STD_LOGIC;SIGNAL current_state, next_state: STD_LOGIC_VECTOR(4 DOWNTO 0);级建模 Q:OUTSTD_LOGIC_VECTOR(11DOWNTO 0));

CONSTANT st0 : STD_LOGIC_VECTOR(4 DOWNTO 0):= “11100”;5．前端功能仿真6．逻辑综合7．测试向量生成8．功能仿真9．结END AD574;

CONSTANT st1 : STD_LOGIC_VECTOR(4 DOWNTO 0):= “00001”;构综合10．门级时序仿真11．硬件测试12．设计完成 ARCHITECTURE behav OF AD574 IS

CONSTANT st2 : STD_LOGIC_VECTOR(4 DOWNTO 0):= “00000”;2章 TYPE states IS(st0, st1, st2, st3,st4);

CONSTANT st3 : STD_LOGIC_VECTOR(4 DOWNTO 0):= “00100”;SIGNALcurrent_state,next_state:states :=st0;

CONSTANT st4 : STD_LOGIC_VECTOR(4 DOWNTO 0):= “00110”;1.一般ASIC设计的流程： SIGNAL REGL:STD_LOGIC_VECTOR(11DOWNTO 0);

SIGNAL REGL : STD_LOGIC_VECTOR(11 DOWNTO 0);系统规格说明：系统划分：逻辑设计与综合：综合后仿真：版图设SIGNAL LOCK : STD_LOGIC;

SIGNAL LK

: STD_LOGIC;计：版图验证：参数提取与后仿真：制版、流片：芯片测试 BEGIN BEGIN

2、常用EDA工具：

K12X8 <= '1';

LOCK0 <= LOCK;

COM1: PROCESS(current_state,STATUS)设计输入编辑器：HDL综合器：仿真器：适配器(或布局布线器)：COM1: PROCESS(current_state,STATUS)

BEGIN 下载器 BEGIN

CASE current_state IS

3、IP核：软IP硬IP固IP

CASE current_state IS

WHEN st0 => next_state <= st1;3章

WHEN st0 => next_state <= st1;

WHEN st1 => next_state <= st2;

WHEN st2 => IF(STATUS='1')THEN next_state <= st2;

1、CPLD和FPGA的主要区别：

WHEN st2 =>IF(STATUS='1')THENnext state <= st2;

ELSE next_state <= st3;

结构上的不同：集成度的不同:CPLD：500～50000门；FPGA：1K～

ELSE next_state <= st3;

END IF;10M门:应用范围不同：CPLD逻辑能力强而寄存器少（1K左右），END IF;

WHEN st3=> next_state <= st4;

适用于控制密集型系统；FPGA逻辑能力较弱但寄存器多（100多K），WHEN st3 => next_state <= st4;

WHEN st4=> next_state <= st0;适用于数据密集型系统。

WHEN st4 => next_state <= st0;

WHEN OTHERS => next_state <= st0;

使用方法不同

2、FPGA和CPLD的选用（1）CPLD的选用：逻辑密集型：中小规模（1000～50000）：免费软件支持；编程数据不丢失，电路简单；ISP特性，编程加密；布线延迟固定，时序特性稳定；（2）FPGA选用：数据密集型；大规模设计（5000～数百万门）；SOC设计：ASIC的设计仿真：布线灵活，但时序特性不稳定；需用专用的ROM进行数据配置 4章

1、EDA综合工具提供的数据类型为布尔型（Boolean）、位型（Bit）、位矢量型（Bit-Vector）和整数型（Interger）。

2、VHDL语言描述结构体功能有3种方法：行为描述法:数据流描述法;结构描述法

3、VHDL的库：STD库和WORK库：IEEE库

4、clock’EVENT and clock=‘1检测上升沿；clock’EVENT and clock=‘0’检测下降沿。

5、简述实体、端口概念，端口种类及INPUT与BUFFER的异同。以关键词ENTITY引导，END ENTITY....结束的语句部分成为实体。端口种类4种：IN、OUT、INOUT、BUFFER。INOUT定义的通道确定为输入输出双向端口；、BUFFER在需要输入数据是时，只允许内不回读输出的信号。

6、结构体以关键词ARCHITECTURE引导，END 结束的语句部分成为结构体。

7、端口： INOUT定义的通道为输入输出双向端口，可以由外向内或由内向外传输数据，而BUFFER定义的通道虽然也是输入输出端口，但它回读的信号不能从外部输入，而是由内部产生，向外输出的信号。IN定义的通道为单向只读模式，规定数据只能通过此端口被读入实体中 OUT定义的通道为单向输出模式，规定数据只能通过此端口从实体向外流出，或者说可以将实体中的数据向此端口赋值。INOUT定义的通道确定为输入输出双向端口，可以由外向内或由内向外传输数据。6章

1、说明用原理图输入方法设计电路的详细流程 1.为一项工程设计建立文件夹 2.输入设计项目和存盘 3.将设计项目设置成工程文件 4.选择目标器件并编译 5时序仿真和包装入库 6.设计顶层文件 7章

1、为什么要使用状态机有限状态机克服了纯硬件数字系统顺序方式控制不灵活的缺点。状态机的结构模式相对简单。状态机容易构成性能良好的同步时序逻辑模块。状态机的VHDL表述丰富多样。在高速运算和控制方面，状态机更有其巨大的优势。就可靠性而言，状态机的优势也是十分明显的。

2、时序进程将次态信号送到现态信号

3、Moore型输出仅与当前状态有关，Mealy型输出是当前状态与所有输入信号 FSM:s_machine current_state clkPROCESSPROCESSREGCOMcomb_outputsreset next_statestate_inputs LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY s_machine IS

PORT(clk,reset

: IN STD_LOGIC;

state_inputs : IN STD_LOGIC_VECTOR(0 TO 1);

comb_outputs : OUT INTEGER RANGE 0 TO 15);END s_machine;ARCHITECTURE behv OF s_machine IS

TYPE FSM_ST IS(s0, s1, s2, s3);

SIGNAL current_state, next_state: FSM_ST;BEGIN REG: PROCESS(reset,clk)

BEGIN

IF reset = '1' THEN

current_state <= s0;

ELSIF clk='1' AND clk'EVENT THEN

current_state <= next_state;

END IF;

END PROCESS;

COM:PROCESS(current_state, state_Inputs)BEGIN

CASE current_state IS

WHEN s0 => comb_outputs<= 5;

IF state_inputs = “00” THEN next_state<=s0;

ELSE next_state<=s1;

END IF;

WHEN s1 => comb_outputs<= 8;

IF state_inputs = “00” THEN next_state<=s1;

ELSE next_state<=s2;

END IF;

WHEN s2 =>

comb_outputs<= 12;

IF state_inputs = “11” THEN next_state <= s0;

ELSE next_state <= s3;

END IF;

WHEN s3 => comb_outputs <= 14;

IF state_inputs = “11” THEN next_state <= s3;

ELSE next_state <= s0;

END IF;

END case;

END PROCESS;

END behv;三进程有限状态机 LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

ENTITY AD574 IS

WHEN OTHERS => next_state <= st0;

END CASE;END PROCESS COM1;COM2: PROCESS(current_state)BEGIN

CASE current_state IS

WHEN st0=>CS<='1';A0<='1';RC<='1';LOCK<='0';WHEN st1=>CS<='0';A0<='0';RC<='0';LOCK<='0';

WHEN st2=>CS<='0';A0<='0';RC<='0';LOCK<='0';WHEN st3=>CS<='0';A0<='0';RC<='1';LOCK<='0';

WHEN st4=>CS<='0';A0<='0';RC<='1';LOCK<='1';

WHEN OTHERS=>CS<='1';A0<='1';RC<='1';LOCK<='0';

END CASE;END PROCESS COM2;REG: PROCESS(CLK)

BEGIN IF(CLK'EVENT AND CLK='1')THEN current_state <= next_state;END IF;END PROCESS REG;LATCH1 : PROCESS(LOCK)BEGIN IF LOCK='1' AND LOCK'EVENT THEN REGL <= D;END IF;END PROCESS;

Q <= REGL;

END behav;单进程Moore型有限状态机 LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY MOORE1 IS PORT(DATAIN:INSTD_LOGIC_VECTOR(1 DOWNTO 0);

CLK,RST : IN STD_LOGIC;

Q : OUT STD_LOGIC_VECTOR(3 DOWNTO 0));END MOORE1;ARCHITECTURE behav OF MOORE1 IS

TYPE ST_TYPE IS(ST0, ST1, ST2, ST3,ST4);

SIGNAL C_ST : ST_TYPE;

BEGIN

PROCESS(CLK,RST)

BEGIN

IF RST ='1' THEN C_ST <= ST0;Q<= “0000”;

ELSIF CLK'EVENT AND CLK='1' THEN

CASE C_ST IS

WHEN ST0 => IF DATAIN =“10” THEN C_ST <= ST1;

ELSE C_ST <= ST0;END IF;

Q <= “1001”;WHEN ST1 => IF DATAIN =“11” THEN C_ST <= ST2;

ELSE C_ST <= ST1;END IF;

Q <= “0101”;WHEN ST2 => IF DATAIN =“01” THEN C_ST <= ST3;

ELSE C_ST <= ST0;END IF;

Q <= “1100”;WHEN ST3 => IF DATAIN =“00” THEN C_ST <= ST4;

ELSE C_ST <= ST2;END IF;

Q <= “0010”;WHEN ST4 => IF DATAIN =“11” THEN C_ST <= ST0;

ELSE C_ST <= ST3;END IF;

Q <= “1001”;WHEN OTHERS => C_ST <= ST0;

END CASE;

END IF;

END PROCESS;END behav;2进程Mealy型有限状态机的设计

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;ENTITY MEALY1 IS PORT(CLK,DATAIN,RESET:IN STD_LOGIC;

Q:OUTSTD_LOGIC_VECTOR(4DOWNTO 0));END MEALY1;ARCHITECTURE behav OF MEALY1 IS

TYPE states IS(st0, st1, st2, st3,st4);

SIGNAL STX : states;

BEGIN

COMREG : PROCESS(CLK,RESET)BEGIN

IF RESET ='1' THEN STX <= ST0;

ELSIF CLK'EVENT AND CLK = '1' THEN CASE STX IS

WHEN st0 => IF DATAIN = '1' THEN STX <= st1;END IF;

WHEN st1 => IF DATAIN = '0' THEN STX <= st2;END IF;

WHEN st2 => IF DATAIN = '1' THEN STX <= st3;END IF;

WHEN st3 => IF DATAIN = '0' THEN STX <= st4;END IF;

WHEN st4 => IF DATAIN = '1' THEN STX <= st0;END IF;

WHEN OTHERS => STX <= st0;

END CASE;

END IF;END PROCESS COMREG;COM1: PROCESS(STX,DATAIN)BEGIN

CASE STX IS

WHEN st0 => IF DATAIN = '1' THEN Q <= “10000”;

ELSE Q<=“01010”;END IF;

WHEN st1 => IF DATAIN = '0' THEN Q <= “10111”;

ELSE Q<=“10100”;END IF;

WHEN st2 => IF DATAIN = '1' THEN Q <= “10101”;

ELSE Q<=“10011”;END IF;

WHEN st3 => IF DATAIN = '0' THEN Q <= “11011”;

ELSE Q<=“01001”;END IF;

WHEN st4 => IF DATAIN = '1' THEN Q <= “11101”;

ELSE Q<=“01101”;END IF;

WHEN OTHERS => Q<=“00000”;

END CASE;END PROCESS COM1;END behav;状态编码

LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY AD574A IS

PORT(D : IN STD_LOGIC_VECTOR(11 DOWNTO 0);

CLK ,STATUS : IN STD_LOGIC;

OUT4 : OUT STD_LOGIC_VECTOR(3

END CASE;

OUT4 <= current_state(4 DOWNTO 1);END PROCESS COM1;

REG: PROCESS(CLK)

BEGIN

IF(CLK'EVENT AND CLK='1')THEN current_state <= next_state;

END IF;

END PROCESS REG;

LK <= current_state(1);

LATCH1 : PROCESS(LK)

BEGIN

IF LK='1' AND LK'EVENT THEN

REGL <= D;

END IF;

END PROCESS;

Q <= REGL;

END behav;

9章

1、VHDL有那几种基本的顺序语句？赋值语句;流程控制语句;等待语句;子程序调用语句;返回语句;空操作语句。

2、什么叫顺序语句，它的适用范围是什么？

执行顺序与它们的书写顺序基本一致的语句叫顺序语句，顺序语句只能出现在进程和子程序中，子程序包括函数和过程。3、VHDL并行语句几种？并行信号赋值语句;进程语句;块语句;条件信号赋值语句;元件例化语句;生成语句;并行过程调用语句。

4、什么叫并行语句？在结构体的执行是同步进行的，或者说是并行运行的，其执行方式与书写的顺序无关。

5、VHDL中具有属性的项目：类型、子类型、过程、函数、信号、变量、常量、实体、结构体、配置、程序包、元件和语句标号等。

6、综合器支持的属性有： LEFT、RIGHT、HIGH、LOW、RANGE、REVERS RANGE、LENGTH、EVENT及STABLE。

端口模式：IN单向只读

OUT单向输出

INOUT输入输出双向

BUFFER内部回读输出信号，反馈数据类型：INTEGER整数数据

BOOLEAN布尔数据

STD_LOGIC标准逻辑位数据

BIT位数据逻辑操作符：AND与

OR或

NAND与非

NOR或非

XOR异或

XNOR同或

NOT非数据对象：SIGNAL信号

VARIABLE变量

CONSTANT常量

7、for_loop语句实现一个16位的串行并出移位寄存器

Library IEEE;Use IEEE.std_logic_1164.all;Use IEEE.std_logic_unsigned.all;Use IEEE.std_logic_arith.all;Entity chuan_bing is port(load : in std_logic;

d_in : in std_logic;

d_out:buffer std_logic_vector(15 downto 0);clk :in std_logic);

end chuan_bing;architecture arch of chuan_bing is signal l: std_logic_vector(15 downto 0);

begin process(clk)begin

if(clk'event and clk='1')then

l(0)<=d_in;

if(load='0')then

for i in 14 downto 0 loop

l(i+1)<=l(i);

end loop;

else

d_out<=l;

end if;end if;end process;end arch;

第三篇：EDA期末复习总结1

面向FPGA的开发流程

综合：由高层次描述自动转换为低层次描述的过程。是EDA技术的核心。

综合器：能够自动将一种设计表示形式向另一种设计表示形式转换的计算机程序。Xilinx公司推出FPGA；Altera公司推出EPLD，Lattice公司提出CPLD和ISP。

VHDL程序的基本结构：库、程序包，实体，结构体，进程，配置。VHDL的本质：并行语句。

不完整IF语句形成时序逻辑电路，完整IF语句形成组合逻辑电路。

常用逻辑门符号与现有国标符号的对照：

第三章VHDL的基础

3.1 VHDL基本语法

实体：描述器件的端口构成及信号端口的基本性质。表达式：entity e_name is port(p_name：port_m data_type；

„„

p_namei：port_mi data_type)； end entity e_name；

结构体：描述电路器件的内部逻辑功能和电路结构。

表达式：architecture arch_name of e_name is [说明语句] „„定义或说明数据对象、数据类型、元件调用声明 begin（功能表述语句）end architecture arch_name;

一个可综合的、完整的VHDL程序结构必须包含实体和结构体两个最基本的语言结构。把一个完整的可综合的VHDL程序设计称为设计实体，而其程序代码常被称为VHDL的RTL描述。

4种端口模式:IN，OUT，INOUT，BUFFER。

4种数据类型：integer（整数），boolean（逻辑），std_logic，bit。bit的取值范围是‘1’和‘0’，可以参与逻辑运算或算术运算，其结果仍是位的数据类型。

赋值符号“<=”：

例如y<=a，表示输入端口a的数据向输出端口y传输，或信号a向信号y赋值。赋值操作并非立即发生，而要经历一个模拟器的最小分辨时间δ，δ可以看作实际电路存在的固有延时量。“<=”两边的信号的数据类型必须一致。

数据比较符号“=”：

例如s=‘0’，“=”没有赋值的含义，只是一种数据比较符号。S=‘0’输出结果的数据类型是布尔数据类型BOOLEAN，BOOLEAN数据类型取值是TRUE（真）和FALSE（伪），VHDL仿真器和综合器分别用‘1’和‘0’表达TRUE和FALSE，布尔数据不是数值，只能用于逻辑操作或条件判断。

7种逻辑操作符：and与、or或、not非、nand与非、nor或非、xor异或、xnor同或。

逻辑操作符所要求的操作数的数据类型有3种，即bit、boolean和std_logic。

条件语句：用IF_THEN_ELSE表示VHDL顺序语句。

IF语句表达式：if 条件句 then 顺序语句 else 顺序语句 end if

WHEN_ELSE 条件信号赋值语句：一种并行赋值语句

表达式：赋值目标<=表达式 WHEN 赋值条件 ELSE 例：z<= a when p1=’1’ else

表达式 WHEN 赋值条件 ELSE b when p2=’1’ else

„ c；

表达式；条件信号赋值语句的第一句具有最高赋值优先。

进程语句：由Process引导的语句：表达式：Process（a，b，s）

在VHDL中，所有合法的顺序语句都必须放入进程语句中。在结构体中，可以有很多进程语句，所有的进程语句都是并行语句，而由任一进程Process引导的语句结构属于顺序语句。进程语句定义的是变量。描述数字电路时，推荐使用Process语句。

文件取名和存盘

文件名可以由设计者任意给定，但文件后缀扩展名必须是“.vhd”，建议程序的文件名尽可能与该程序的实体名一致，文件名原则上不分大小写，但推荐用小写。

3.2 时序电路描述

VHDL主要通过对时序器件功能和逻辑行为的描述，而非结构上的描述使得计算机综合出符合要求的时序电路。

标准逻辑位数据类型STD_LOGIC：

STD_LOGIC定义：TYPE STD_LOGIC IS（‘U’，‘X’，‘0’，‘1’，‘Z’，‘W’，‘L’，‘H’，‘-’）

使用库和程序包的一般定义表达式： LIBRARY <设计库名>；

USE <设计库名>.<程序包名>.ALL；

信号定义：signal q1:std_logic 数据对象：信号（signal）、变量（variable）、常量（constant）

信号属性函数：EVENT。所谓信号属性函数是用来获得信号行为信息的函数。测定信号的跳变情况：<信号名>’EVENT 上升沿检测表式为：<信号名>’EVENT AND <信号名>=’1’ 时钟上升沿检测表式为：clk’event and clk=‘1’ 确保clk的变化是一次上升沿的变化：

if clk'event and(clk='1')and(clk'last_value='0')if clk='1' and clk'last_value='0' 3.3

※CASE语句：

case语句属于顺序语句，因此必须放在进程语句中使用。

一般表达式：case <表达式> is when <选择值或标识符>=><顺序语句>;„;<顺序语句>;when <选择值或标识符>=><顺序语句>;„;<顺序语句>;„

when others=><顺序语句>;--一般用null，表示不作任何操作。end case;

并置操作符&：表示将操作数或是数组合并起来形成新的数组。如abc<=a&b。

例化语句：

第一部分是对一个现成的设计实体定义为一个元件，语句的功能是对待调用的元件作出调用声明，其表达式为：component 元件名

port（端口名表）；

end component 第二部分则是此元件与当前设计实体中元件间及端口的连接说明，语句的表达式为：

例化名：元件名port map（[端口名=>]连接端口名，„）；

第四篇：期末考试题

期末考试题——公共关系调研与策划

题目：每2名同学组成一组，寻找策划对象，请你对策划对象进行调查分析，就公共关系工作的四步：调查、策划、实施、评估撰写策划文案。

要求：

制定调研计划，设计问卷，实地调查；

根据调研情况，进行公关策划，撰写公关策划文案；

策划文案要求：公关策划文案的基本格式。

1、封面

（1）题目

（2）策划者单位及个人名称

（3）文案完成的时期

（4）编号

（5）草稿或初稿应在题目下括注明，写上“草案”、“讨论稿”或“征求意见稿”。

2、序文：以简洁的文字作为一个引导。

3、目录

4、正文

5、附件

（1）活动筹备工作日程推进表

（2）有关人员职责分配表

（3）经费开支明晰预算表

（4）所需物品一览表

（5）场地使用安排一览表

（6）相关资料：调查报告、新闻稿范本、演讲稿草稿、平面广告设计图、纪念品设计图

（7）注意事项：实施过程中应注意的事项，主要是应变措施。

第五篇：期末考试题

一、填空题（每空0.5分，共15分）

1、中等职业学校专业设置的特点：职业教育的专业设置，其特点是明显的（）和（），往往与社会上一定（）相对应。

2、职业素质是指劳动者在一定的（）的基础上，通过（）、（）、和（）等途径而形成和发展起来的，在职业活动中发挥重要作用的一种基本品质。

3、职业素质是一个有机的整体。其中，（）是灵魂，（）是基础，（）是重点，（）是载体。由这些素质构成的职业素质，在职业活动中集体表现为从业者具有的（）和（）。

4、职业生涯发展目标，分为（）和（）。

5、职业生涯发展条件有（）、（）两类。（）主要指本人可能有的发展机遇，即（）、（）和（）。（）主要指自信心和现实的（）、（）、（）及其变化趋势。

6、确定目标的过程，实际是个以自我设定目标为结果的（）、（）、（）、（）的过程。

7、目标的措施有三个要素：任务、（）和时间。

二、判断（每题1分，共5分。）

1、首次就业的实际岗位一定要选择自己目标中的相关专业，争取一次就业就能谋到理想的工作岗位。（）

2、小刘的职业理想是挣够了钱周游世界。（）

3、小王从参军那天开始，就立志要当将军，这是他的职业理想。（）

4、小王在某工地打工，他的理想是通过自学高考，获得大学文凭。（）

5、李某业余爱好摄影，成为一名专业的摄影师是他的理想。（）

三、简答题（每题2分，共12分）

1、设计阶段目标时需要注意的要素有哪些？

2、“倒计时”设计应有的步骤是什么？

3、近期目标的制定要领有哪些？

4、角色转变的重点有哪些？

5、中职生提高社会能力的途径有哪些？

四、论述题（共8分）

论述学习职业生涯规划的意义。

EDA期末考试题大全[5篇范例]

第一篇：EDA期末考试题大全

第二篇：EDA期末总结7

第三篇：EDA期末复习总结1

第四篇：期末考试题

第五篇：期末考试题

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