机械识图与EDA技术精品课程汇报提纲(定稿)

第一篇：机械识图与EDA技术精品课程汇报提纲(定稿)

《机械识图与EDA技术》精品课程整体设计

汇报人：

尊敬的各位评委：

您们好！我是来自**。下面我将从课程设置、教学内容、教学手段和方法等七个方面来阐述我对这门课程建设的理解和认识。

首先，我们来看课程设置主要包括课程定位、岗位职业能力、性质和作用等内容。

本课程设置符合博州二园一区等当地产业经济需要，按照中级维修电工和电气设备安装工的岗位职业能力要求，确定本课程模块工作任务，符合专业定位方向，满足本专业的素质、知识、技能目标。2010年,学校将原电工和电子技术应用专业整合电气运行与控制复合专业，将《机械与电气识图》和《电工EDA》二门教材按任务驱动法模式和适用够用原则，重新融合原教学内容，整合成《机械识图与EDA技术》一门课程，更能适应专业大类模块教学要求。

在电气运行与控制专业的课程体系中，本课程是电气运行与控制专业的一门技术基础课程，其前导课程是公共课和部分专业技术基础课，为后续的电气设备维修、企业供电技术等专业课程学习服务，为提高综合技能和学生毕业后的职业生涯发展奠定良好基础。

根据电工类岗位及其工作任务，重新构建了制图基本规定、三视图等共12个模块、34个任务为学习内容，设置了工学结合的综合技能。同时，在学习内容和习题中适当穿插了职业资格考试和电类维修的新方法、新设备、新知识、新技能。

本课程的内容表现形式丰富多样，建设内容非常繁重，一是编写任务驱动式工学结合的校本教材，二是设计适应技术发展的课程体系，三是加强丰富教学资源建设。（演示protel 录像）加强课程建设所需要的的教材和教材参考书，教学辅导书等。下面以任务4机床电气控制线路原理图绘制为例，介绍教学内容组织方法，以下达任务书、演示电动机正反转示教板、课件为资讯，按五个步骤进行组织和实施。（演示超链接）

基于课程教学需要，主要采取了以模型、机床控制线路示教板等直观教具导入为主，实施以任务为引领的“教、学、做”一体化的教学模式。

在教学过程中灵活应用了任务驱动（演示超链接）、分层教学、录像视频（演示视图子任务超链接）、等多种教学手段，创设机电设备主要零部件识读等实训环境，并对教学模块进行考核评价，由学生自评，教师评价组成，完成任务流程和标准与工作过程相对接。

这些是实训时所用的设备，如计算机辅助设计室提供平面、三维CAD模型，MsterCAM9模型，PROTEL DXP软件应用等，充分利用信息技术教学。

在教学团队中，借助于武汉职院博州分院、博州湖北职教园的机遇，提升教师素质。“双师”型教师占90%，平均年龄33岁，其中，1人有7年企业工作经历，3人次获自治区级及以上综合表彰，2名援疆教师。企业兼职教师2人，担任电气控制线路的实践和DCS中控软件教学工作，教师队伍具体结构如图所示，完全能满足教学需要。

这是课程负责人部分成果，曾获人社部和区优秀支教教师等荣誉。这是本课程现有的实训条件，如计算机辅助设计室提供平面、三维CAD模型，MsterCAM9模型，Protel dxp 2004软件应用等，并充分利用信息技术进行教学。还有电工电子线路实训室、控制线路综合实训室，基本能满足制图、电气线路原理图绘制、创新设计等操作技能训练要求。

我校实训基地主要是博州境内的博兰水泥、中博水泥、华宝钙业、农五师热电公司等单位，为识读机电设备零件、原理图见习和实习提供了重要保障。课程建设的特色创新在于教学做一体化模式、五共培育的任务驱动课程体系，并为其它单位或学校提供机床电气控制线路原理图元件库。

学校高度重视精品课程建设，给予了制度、经费、设备设施等保障措施，同时，还采取了其它激励措施。

当然，本课程建设中还存在以下四个方面不足。

以上就是我对这门课程建设的阐述，不足之处，恳请评委们批评指正！

第二篇：eda技术课程总结与心得

【第一章】

1、FPGA芯片的发展主要体现在哪几个方面？未来的发展趋势是什么？

ANS:

2、EDA技术的优势是什么？

ANS: EDA依赖功能强大的计算机在EDA工具软件平台上自动的完成逻辑化简、逻辑分割、逻辑综合、结构综合，以及逻辑优化和仿真等功能，直至实现既定性能的电子线路系统功能。EDA使得设计者的工作几乎仅限于利用软件的方式，即利用硬件描述语言HDL和EDA工具软件来完成对系统硬件功能的实现

+ P 10

3、EDA的设计流程包括哪几个环节？

ANS: ①设计输入（原理图/HDL文本编辑）②综合 ③ FPGA/CPLD 适配 ④ 时序仿真与功能门级仿真 ⑤FPGA/CPLD编程下载 ⑥FPGA/CPLD器件电路硬件检测。

4、硬件描述语言的种类有哪些？

ANS: VHDL、Verilog HDL、SystemVerilog、System C 等

5、自顶向下设计方法的优点是什么？

ANS:

过程大部分由计算机完成，可植性强，便于系统的优化和升级，以及对模型进行及时的修改，以改进系统或子系统的功能，更正设计错误，提高目标系统的工作速度，减小面积耗用，降低功耗和成本等。在EDA技术应用中，自顶向下的设计方法，就是在整个设计流程中各设计环节逐步求精的过程。

6、ip核可分为哪几类？

ANS: ①软IP、②固IP、③硬IP

7、ip在EDA技术的应用和发展中的意义是什么？

ANS:

IP就是将某些功能固化，而当EDA设计也需要这些功能的时候，就可以直接将植入了此功能的IP拿过来直接用，而不用再重新设计。这样既可以提高效率又可以减少设计风险。IP核具有规范的接口协议，良好的可移植与可测试性，为系统开发提供了可靠的保证。

【第二章】

1、可编程逻辑器件经历哪些发展过程？ ANS:

2、Altera公司的PLD芯片主要有哪些系列？ ANS:

按照推出的先后顺序：Classic、MAX、FLEX、APEX、ACEX、APEX

2、Cyclone/2/3/

4、MAX2、Stratix-1/2/3/4/6.【第三章】

1、一个完整的VHDL程序包括哪几个部分？其作用是什么？ ANS: ①实体描述部分 ②结构体描述部分

作用 略

2、VHDL中标示符的命名规则是什么？

ANS: 标识符是设计者在VHDL程序中自己定义的，用于标识不同名称的词语。例如实体名、端口名等。具体规则如下：

·有效的字符：包括26个大小写英文字母，数字包括0~9以及下划线。

·任何标识符必须以英文字母开头

·必须是单一的下划线，且前后都要有字母或数字。·标识符中的英文字母不区分大小写。

·允许包含图形符号（如回车符、换行符等），也允许包含空格符。

3、端口模式有哪些？

ANS: ①IN

2、OUT

3、INOUT双向端口

4、BUFFER 缓冲端口

4、VHDL中有哪些基本的数据类型？ ANS: bit、bit_vector、std_logic、std_logic_vector、boolean（布尔）、natural（自然数）、integer（整数）、signed（有符号）、unsigned（无符号）、array（数组类)、record（记录类型）、Subtype（子类型）、用户自定义类型。

5、常用的VHDL程序包有哪些？

ANS：STD_LOGIC_1164、STD_LOGIC_ARITH、STD_LOGIC_SIGNED、STD_LOGIC_UNSIGNED

【第五章】

1、简述信号和变量的区别

ANS：比较对象

信号SIGNAL

变量VARIABLE

基本用法

用于作为电路中的信号连线

用于作为进程中局部数据存储单元

适用范围

在整个结构体内的任何地方都适用

只能在所定义的进程中使用

行为特性

在进程最后才对信号赋值

立即赋值

简单的说,信号是全局的,用于结构体中并行语句间数据流的传递;变量则是局部的,他主要用于单个进程中中间变量的存储.2、进程的特点是什么？

ANS：(1)进程结构内部的所有语句都是顺序执行的。

(2)多进程之间是并行执行的，并可访问结构体或实体中所定义的信号。

(3)进程的启动是由进程标识符PROCESS后的信号敏感表所标明的信号来触发的，也可以用WAIT语句等待一个触发条件的成立。

(4)各进程之间的通信是由信号来传递的。(5)进程语句的顺序性(6)进程的启动与执行过程

当进程中定义的任一敏感型号发生更新（变化）时，由顺序语句定义的行为就要重复执行一次。当进程中最后一个语句执行完毕后，执行过程将自动返回到进程的起始端，以等待下一次敏感信号的变化。

3、VHDL语言有哪几种描述方式？

ANS: 行为描述、数据流描述、结构描述

【第六章】

1、列举5个宏功能模块

ANS: ① 算数组件，包括累加器、加法器、乘法器和LPM算数函数等。

② 组合电路，包括多路选择器、比较器和LPM门函数等。

③ I/O组件，包括时钟数据恢复（CDR）、锁相环(PLL)等。

④ 存储器编译器件，包括FIFO Partitioner、RAM和ROM宏功能模块等。

⑤ 存储组件，包括存储器、移位寄存器宏模块和LPM存储器函数等。

2、Quartus能够接受的两种RAM或ROM初始化文件的格式是？ ANS：.mif

.hex

3、给出锁相环的工作原理。

ANS: 锁相环路是一个相位反馈自动控制系统。它由以下三个基本部件组成：鉴相器（PD）、环路滤波器（LPF）和压控振荡器（VCO）。其组成方框图如下所示。

锁相环的工作原理：

    

4、已知实验板上有一个10MHZ的有源晶振，现在要产生1MHZ的正弦波，请提出设计方案

【第七章】

1、状态机的优点

ANS:① 高效的顺序控制模型 ②容易利用现成的EDA优化工具③性能稳定④设计实现效率高⑤高速性能

2、一般的状态机结构包括哪几个部分？各自的功能是什么？ ANS: ①说明部分、说明部分用tpye语句定义新的数据类型，其元素通常用状态机的状态名来定义。状态变量（即现态和次态）应定义为信号，便于信息额传递，并将状态变量的数据类型定义为含有既定状态元素的新定义的数据类型。说明部分一般放在architecture 和 begin之间。

②主控时序过程、所谓主控时序过程是指负责状态机运转和在时钟驱动下负责状态转换。压控振荡器的输出经过采集并分频； 和基准信号同时输入鉴相器；

鉴相器通过比较上述两个信号的频率差，然后输出一个直流脉冲电压； 控制VCO，使它的频率改变；

这样经过一个很短的时间，VCO 的输出就会稳定于某一期望值。③主控组合过程、顾名思义，主控组合进程也可称为状态译码过程，其任务是根据外部输入的控制信号，包括来自状态机外部的信号和来自状态机内部其他非主控的组合或时序进程的信号，以确定对外输出或对内部其他组合或时序进程输出信号的内容。④辅助过程、辅助进程用于配合状态机工作的组合进程或时序进程。

3、状态机的状态编码有哪几种？各自的优缺点是什么？

ANS：① 直接输出型编码

这种编码最典型的应用就是计数器。直接输出型编码方式就是所谓的用户自定义编码方式，它的优点是输出速度快，不太可能出现毛刺现象。缺点是程序的可读性差，用于状态译码的组合逻辑资源比其他以相同触发器数量触发器 4构成的状态机多，而且控制非法状态出现的容错技术要求比较高。

②顺序编码

优点是 这种编码方式最为简单，在传统设计技术中最为常用，其使用的触发器最少，剩余的非法状态也最少，容错技术较为简单。缺点也很多，如常常会占用状态转换译码组合逻辑较多的资源，特别是有的相邻状态或不相邻状态的状态转换时涉及多个触发器的同时状态转换，因此将耗费更多的转换时间，而且容易出现毛刺现象。

③一位热码状态编码

一位热码状态编码虽然占用了较多的触发器，但其简单的编码方式大为简化了状态译码逻辑，提高了状态转换速度，增强了状态机的工作稳定性，这对于含有较多的时序逻辑资源、相对较少的组合逻辑资源的FPGA器件是最好的解决方案。

常用的去除毛刺的方法有哪几种？

ANS： ①延时方式去毛刺

②逻辑方式去毛刺 ③ 定时方式去毛刺 P261

【第八章】

1、资源优化可以通过哪几种方式实现 ANS：①资源共享 ②逻辑优化 ③串行化

2、速度优化可以通过哪几种方式实现？

ANS：① 利用流水线设计技术 ②寄存器配平③关键路径法 ④乒乓操作法

【编程题】

1、用VHDL实现某一芯片的功能

2、计数并译码显示

3、键盘扫描并显示

第三篇：eda技术课程总结与心得--整理版

【第一章】

1、FPGA芯片的发展主要体现在哪几个方面？未来的发展趋势是什么？

(1)大容量、低电压、低功耗(2)系统级高密度

(3)FPGA和ASIC出现相互融合。(4)动态可重构

2、EDA技术的优势是什么？

缩短开发周期，有各类库的支持，简化逻辑设计，有利于设计文档的管理，能仿真测试，开发者有自主权，将所有开发环节纳入统一的自顶向下的设计中，有效的利用了计算机的自动设计能力。

3、EDA的设计流程包括哪几个环节？

①设计输入（原理图/HDL文本编辑）②综合 ③ FPGA/CPLD 适配 ④ 时序仿真与功能仿真 ⑤FPGA/CPLD编程下载 ⑥FPGA/CPLD器件电路硬件检测。

4、硬件描述语言的种类有哪些？

VHDL、Verilog HDL、SystemVerilog、System C 等

5、自顶向下设计方法的优点是什么？

过程大部分由计算机完成，可植性强，便于系统的优化和升级，以及对模型进行及时的修改，以改进系统或子系统的功能，更正设计错误，提高目标系统的工作速度，减小面积耗用，降低功耗和成本等。在EDA技术应用中，自顶向下的设计方法，就是在整个设计流程中各设计环节逐步求精的过程。高效，高稳定性，省时省力，成本较低。

6、ip核可分为哪几类？

①软IP、②固IP、③硬IP

7、ip在EDA技术的应用和发展中的意义是什么？

IP就是将某些功能固化，而当EDA设计也需要这些功能的时候，就可以直接将植入了此功能的IP拿过来直接用，而不用再重新设计。这样既可以提高效率又可以减少设计风险。IP核具有规范的接口协议，良好的可移植与可测试性，为系统开发提供了可靠的保证。

【第二章】

1、可编程逻辑器件经历哪些发展过程？

PLD,PLA,PAL,GAL，EPLD，CPLD/FPGA

2、FPGA的配置方式有哪些？

PS（被动串行）、PPS（被动并行同步）、PPA（被动并行异步）、PSA（被动串行异步）、JTAG模式、AS（主动串行）

3、JTAG？

JTAG是英文“Joint Test Action Group（联合测试行为组织）”的词头字母的简写。JTAG边界扫描技术。

【第三章】

1、verilog中标示符的命名规则是什么？

a.标识符

Verilog HDL中的标识符（Identifier）是由任意字母、数字、$符号和_（下划线）符号的组成的字符序列，但标识符的第一个字符必须是字母或者下划线。此外，标识符是区分大小写的。

转义表示符（Escaped Identifier）为在标识符中包含任何可打印字符提供了一条途径。转义标识符（反斜线）符号开头，以空白结尾（空白可以是空格、制表符或换行符）。在转义标识符中，反斜线和结束空格并不是转义标识符的一部分。

Verilog HDL语言中定义了一系列保留标识符，叫做关键词，仅用于表示特定的含义。注意只有小写的关键词才是保留字。

指导原则：不能用大小写混用字符串表示关键词，也不能把转义的关键词作为标识别符。

b.注释

在Verilog HDL中有2种形式的注释：

/*开始，直到*/ //第二种形式：到本行结束为止

c.格式

Verilog HDL是大小写敏感的，也就是说，字符相同而字体（大小写）不同的两个标识符是不同的。此外，Verilog HDL语句的格式很自由，即语句结构既可以跨越多行编写，也可以在一行内编写。空白（空白行、制表符和空格）没有特殊含义。指导原则：行的长度必须小于132个字符。

2、端口模式有哪些？

1、INPUT

2、OUTPUT

3、INOUT双向端口

3、Verilog中有哪些基本的数据类型？

Reg，wire，parameters，integer

4、verilog中两种基本的数据类型net（wire）和reg的区别

两者的区别是：即存器型数据保持最后一次的赋值，而线型数据需要持续的驱动

输入端口可以由net/reg驱动，但输入端口只能是net；输出端口可以使net/reg类型，输出端口只能驱动net；若输出端口在过程块中赋值则为reg型，若在过程块外赋值则为net型 用关键词inout声明一个双向端口, inout端口不能声明为寄存器类型，只能是net类型。wire表示直通，即只要输入有变化，输出马上无条件地反映(如与、非门等简单的连接)；reg表示一定要有触发，输出才会反映输入。

不指定就默认为1位wire类型。专门指定出wire类型，可能是多位或为使程序易读。wire只能被assign连续赋值，reg只能在initial和always中赋值。wire使用在连续赋值语句中，而reg使用在过程赋值语句中。

wire若无驱动连接，其值为z，reg默认初始值为不定值x。

reg表示一定要有触发，没有输入的时候可以保持原来的值，但不直接与实际的硬件电路对应。

5、verilog中的时钟过程表述的特点和规律

1.某信号被定义成边沿敏感时钟信号，则posedge A或 negedge A放敏感表中，always结构块中不能再出现信 号A了。

2.若B被定义成对应于时钟的电平敏感异步控制信号，则除 posedge B或negedge B放敏感表中，always块中必须 给出逻辑描述，即表述上是边沿敏感，性能上是电平敏感。

3.若某信号对于时钟同步，则不能出现在敏感信号表中。

4.敏感表中边沿敏感信号和电平敏感信号不能同时出现。

【第五章】

1、简述阻塞式赋值和非阻塞式赋值的区别

=，立即；<=过程结束

（1）同一个块程序中：阻塞赋值语句是顺序执行的；非阻塞赋值语句是并行执行的。

（2）在组合逻辑建模中应使用阻塞赋值；在时序逻辑建模中应使用非阻塞赋值。

（3）无论是阻塞赋值语句还是非阻塞赋值语句，若在该语句之前对其值进行应用，则只能引用其上一个时钟周期赋于的旧值。

2、verilog语言有哪几种描述风格？

RTL描述、行为描述、数据流描述、结构描述

3、简述任务和函数语句的区别

a.任务可以有input、output和inout,数量不限,函数只有input参数,且至少有一个input;b.任务可以包含有时序控制(如延时等),函数不能包含有任何延迟,仿真时间为0;c.任务可以用disable中断,函数不允许disable、wait语句;d.任务可以通过I/O端口实现值传递,函数名即输出变量名,通过函数返回值;e.任务可以调用其他任务和函数,函数只能调用其他函数,不能调用任务;f.任务可以定义自己的仿真时间单位,函数只能与主模块共用一个仿真时间单位；

g.函数通过一个返回一个值来响应输入信号的值,任务却能支持多种目的,能计算多个结果值，结果值只能通过被调用的任务的输出端口输出或总线端口送出;另外在函数中不能有wire型变量.任务定义语法：

task <任务名>;

<端口及数据类型声明语句>

<语句1>......endtask

函数定义的语法: function <返回值类型或范围>(函数名)

<端口说明语句>

<变量类型说明语句>

begin

<语句>......end endfunction

【第八章】

1、状态机的优点

①高效的顺序控制模型

②容易利用现成的EDA优化工具 ③性能稳定

④设计实现效率高 ⑤高速性能

2、状态机的状态编码有哪几种？各自的优缺点是什么？

① 直接输出型编码：这种编码最典型的应用就是计数器。直接输出型编码方式就是所谓的用户自定义编码方式，它的优点是输出速度快，不太可能出现毛刺现象。缺点是程序的可读性差，用于状态译码的组合逻辑资源比其他以相同触发器数量触发器构成的状态机多，而且控制非法状态出现的容错技术要求比较高。

②顺序编码：优点是这种编码方式最为简单，在传统设计技术中最为常用，其使用的触发器最少，剩余的非法状态也最少，容错技术较为简单。缺点也很多，如常常会占用状态转换译码组合逻辑较多的资源，特别是有的相邻状态或不相邻状态的状态转换时涉及多个触发器的同时状态转换，因此将耗费更多的转换时间，而且容易出现毛刺现象。③一位热码状态编码：一位热码状态编码虽然占用了较多的触发器，但其简单的编码方式大为简化了状态译码逻辑，提高了状态转换速度，增强了状态机的工作稳定性，这对于含有较多的时序逻辑资源、相对较少的组合逻辑资源的FPGA器件是最好的解决方案。

3、常用的去除毛刺的方法有哪几种？

①延时方式去毛刺

②逻辑方式去毛刺 ③ 定时方式去毛刺

第四篇：中职机械识图课程有效教学探究

【摘 要】以教学实践为例，从整合教材内容、创设探究式教学情境、教学做合一、借助现代教育技术四个方面探究中职《机械识图》课程教学有效性问题。

【关键词】中职 机械识图 教学 有效性

【中图分类号】g 【文献标识码】a

【文章编号】0450-9889（2016）05b-0063-02

2013年秋季我们学校新增了一个专业――机械工程专业，学校安排笔者授这个专业的《机械识图》课。在教学过程中，为了调动学生学习的积极性，笔者结合学生的知识基础、年龄特征以及专业需求，在改进教学方法和整合教材内容上进行了初步偿试，教学取得了一定的成效。之后笔者又带2014级的课，继续采用教2013级时所用的许多方法，也取得了同样好的效果。笔者把这些做法整理出来，意与《机械识图》的授课老师们分享。

一、整合教材内容，满足学生的就业需求

中职学校的课程建设正处于转变模式、建立特色、与时俱进的重要时期，教育工作者任重道远。中职教育的根本任务是要培养生产、服务第一线的操作型和应用型的技术人才，如何把复杂、深奥的理论知识，简单、直接地呈现给学生，使其在实践操作中运用自如，是中职教师深思和探索的课题。《机械识图》是中职机械类专业的基础课程，在教学中也同样要服从和服务于培养生产一线所需要的人才目标。笔者曾在企业实习和工作五年，笔者认为该课程的教学目标应该是突出画图和看图能力的培养。如何让学生会看图、看懂图是本课程的核心任务。因此，在教学过程中，笔者将本课程定位在提高学生识读图样的能力，在精准理解图样的内涵上，要求学生能快速看懂零件图上尺寸标注的含义和加工的技术要求等，精准理解设计者意图，忠实执行图样要求。图样本是设计者与操作加工者之间交流沟通的语言。现行的《机械识图》课程教材，其内容侧重于难度较大的“制图”，难度、深度基本与高等教育的教材相似，这与中职学生的现状是极不相符的。就中职学生而言，“识图”应重于“制图”。因为在实际工作中，并不需要他们进行图纸的设计和修改。笔者在教学中，将教材分为两个模块，即识图基础和识图技能。在整个教学过程中突出任务引领，侧重基础知识和常用知识的训练，将每个章节贯以任务驱动。笔者从教材、网络和企业收集大量的图样，由简至繁，引领学生识读，将知识点穿插到任务实施过程，让学生在识图过程掌握本专业的相关知识，构建知识体系，达到预期的能力目标和感情目标。

二、创设探究式教学情境，激发学生的探究欲望

认知心理学原理告诉我们，人之所以会积极动手、动脑、动口常常是因为遇到问题引起的。因此，教师如何巧妙地设计一个奇妙的案例或现象，以吸引学生注意力，激发学生探究的欲望就尤为重要。而在这个过程中如何让学生扮演主角，围绕探究的目标进行观察、验证，发现问题、解决问题，体验“发现”和“成功”的乐趣更是一种艺术。在《机械识图》教学过程中，学生普遍认为立体空间是一个很抽象的概念，不知如何进行立体空间思维。在学习三视图时，大部分的学生很难接受和掌握这种思维形式，而这又是该课程的重点内容。笔者是这样讲授这个章节的：教师根据教材准备好三个不同形状的几何体（可用白色硬泡沫板切割做成，另准备足够此材料给学生），教师逐个演示物体的单面投影（如图所示）：

学生发现：这三个完全不同形状的物体，它们在投影面上所得到的投影却是一样的。此时，教师再启发学生，还有什么样的形状也可得到这样的投影呢？让学生动手，用之前老师准备好的泡沫板进行切割，不一会，就切出十几种不同形状的物体（此时学生小有成功的体验了）。面对学生自己的“作品”，教师引导学生思考问题：怎样才能真实、准确、完整地表达一个物体或零件呢？让同学们进行分组讨论。通过仔细观察、分析，同学们发现，只有一个投影面上的投影，是不能完全确定物体的形状的。若要反映物体的完整形状，就得将长、宽、高三个方向的尺寸与形状都反映出来，需要多取几个投影面上的投影互相补充，才能把物体的整个形状表达清楚。通过实践，学生得出结论：用三个投影面足够表达物体的形状和大小。三投影面体系形成了，三视图就建立起来了。接下来同学们自己就能总结出“长对正、高平齐、宽相等”九字口决。这一过程，若用传统的讲授法，哪怕老师在台上讲得口干舌燥，学生也未必听懂。

三、践行“教学做合一”思想，提高学生的动手能力

我国著名教育家陶行知先生的“教学做合一”的思想是：“教学做是一件事，不是三件事。我们要在做上教，在做上学。在做上教的是先生，在做上学的是学生。从先生对学生的关系来说，做便是教；从学生对先生的关系来说，做便是学；先生拿做来教，乃是真教；学生拿做来学，方是实学。不在做上用工夫，教固不成教，学也不成为学。” 做就是要动手，根据《机械识图》学科特点，对抽象思维有一定的要求。大多数中职学生空间思维较薄弱，他们只能以具体物体作为思维对象。但他们动手能力强，我们可以从动手开始，以形象思维为突破口，训练学生对空间与平面之间的联系思维，训练在平面与三维空间之间快速转换的能力。如，在学习“圆柱体的截交线”时，让学生利用橡皮泥做道具，用截平面截切圆柱体，以三种不同的位置截平面分别进行切割，通过实物观察，观察截平面的形状和截交线的形状，得出不同的三视图。另，如根据三视图徒手作立体图，必须要让学生动手去画，由简单到复杂训练学生的画图能力。要求学生根据三视图，画出立体图。通过反复训练，学生就能掌握要领，画得得心应手，提高在平面与三维空间之间转换的能力，实现“教学做合一”的教学思想。让学生在做中学，体验学习过程，并获得成功的快乐。

四、借助现代教育技术，调动学生学习的积极性

教学方法改革，是教学研究永恒的课题，是提高教育教学质量的关键。教学方法与教学手段改革要本着“先进性”的原则，教师可借助先进的多媒体技术与教学软件支持教育改革和促进教育发展。多媒体以其自身无可替代的优势在中职学校教学中被广泛使用。作为新时代的中职教师掌握现代信息化教学是一项必备的技能。在《机械识图》课程教学中，传统的用实物和挂图进行讲解，已很难被学生接受了。若把caxa应用于该课程的教学，效果就非同一般。caxa实体设计软件是集工程设计、创新设计和工程图于一体的新一代三维cad软件系统，其最大的特点是具有更好的直观性，易学易用、快速设计和兼容协同，用于教学可起到很好的辅助作用。例如，在组合体、复杂零件图及装配图等教学过程中，教师只需拖动可视的操作手柄，即可实现在基本体上的任意叠加或切割演示，可观察到曲面或平面立体的表面相贯线或平面截交线的形状。学生可以很直观地理解组合体的组合形式，让学生感觉到这不过是搭积木般简单的组合过程。即便是画复杂的三视图，也不会出现错画、漏画、多画的现象。又如，简单装配图和复杂的装配图在传统的挂图讲授中很不好讲解清楚，需要花大量的时间和精力来讲解，但其效果也难如人愿。而在caxa实体中，只需鼠标拖放就能得到诸如紧固件、轴承、齿轮等标准件，在国标零件库能非常方便地使用垫圈、螺母、螺栓等，动态地显示所有零部件的装配过程。整个教学过程直观，且图文并茂，声像字画动态显示，使抽象概念具体化、微观概念宏观化，让枯燥的内容变得生动形象。这种借助现代教育技术，以动漫形式的教学，不仅能够调动学生的学习积极性，而且更能有效地提高学生思维能力、增加学生的空间想象能力和创新能力，进行有效教学。

虽然“教学有法，但无定法”。但只要教师善于反思，善于总结，就能找到适合学生，适合自己的教学方法，中职《机械识图》课程有效教学就能得以实现。

第五篇：习题课-《EDA技术》课程考试大纲

《EDA 技术》课程考试大纲

第一部分 考核说明

一、学习目的和任务

电子设计自动化(EDA)技术是九十年代电子信息技术发展的重要成果，它使大规模集成电路的设计与制作进 入自动化阶段，是目前工业界广泛才应用的设计技术，而未来电子电路设计将是 EDA 的时代。学习本课程的目 的是使学生：系统地掌握 EDA 技术的基本概念和基本实践技能；具备通过可编程器件设计数字系统的本领；具 备学习后续相关课程的能力。通过本课程的学习使学生掌握可编程器件、EDA 开发系统软件、硬件描述语言和电子线路设计与技能训练等 各方面知识；提高工程实践能力；学会应用 EDA 技术解决一些简单的电子设计问题。

本课程主要任务是：

1、使学生掌握 EDA 开发工具 QUARTUSII 的常用工具的使用。

2、使学生掌握 EDA 设计流程及输入方法。

3、使学生掌握的硬件描述语言 VERILOG HDL 的基本应用。

4、使学生掌握原理图输入、VERILOG HDL 文本输入等硬件设计方法。

5、使学生掌握电路的仿真测试和硬件测试的方法，验证实际设计电路的。

二、教学内容及要求

总述：

1．EDA 技术基本概念 EDA 技术的内涵、实现目标，综合的概念，自顶向下的设计方法，EDA 与传统电子设计方法的比较。

2．EDA 设计流程及工具 FPGA/CPLD 设计流程，ASIC 设计流程，常用的 EDA 工具，IP 核的概念，QUARTUSⅡ的使用。

3．VERILOG HDL 硬件描述语言 VERILOG HDL 程序的结构与要素（包括 VERILOG HDL 程序的基本结构、结构体、文字规则、数据类型、操作符等），VERILOG HDL 的基本语句（包括顺序语句和并行语句），VERILOG HDL 子程序，VERILOG HDL 程序库和包，VERILOG HDL 的描述风格。状态 机的设计方法。

具体内容：

第一章 概述

教学内容： EDA 技术及其发展；EDA 技术实现目标；硬件描述语言 VERILOG HDL 介绍；VERILOG HDL 综合介绍；基于 VERILOG HDL 的自顶向下 设计方法；EDA 与传统电子设计方法的比较；EDA 的发展趋势。

教学要求： 掌握：EDA 较传统电子设计方法的优越性。了解EDA 技术及其发展方向。

第二章 EDA 设计流程及其工具

教学内容： FPGACPLD 设计流程；设计输入（原理图HDL 文本编辑）；VERILOG HDL 综合流程学习（适配；时序仿真与功能仿真； 编程下载；硬件测试等）；ASIC 及其设计流程（ASIC 设计方法；一般 ASIC 设计的流程）；常用 EDA 工具（设 计输入编辑器；HDL 综合器；仿真器；适配器(布局布线器)；下载器）QUARTUSII 概述；IP 核介绍。

教学要求： 熟练掌握：FPGACPLD 设计流程；QUARTUSII 操作界面及熟练使用。掌握：EDA 设计流程中硬件设备的正确使用，从而能完成更多的实验和开发项目。了解：IP 核。

第三章 FPGA/CPLD 结构与应用

教学内容： 简单 PLD 原理；CPLD 结构与工作原理；FPGA 结构与工作原理；FPGACPLD 测试技术；FPGA/CPLD 测试技 术； CPLD 和 FPGA 的编程与配置。

教学要求： 掌握：FPGACPLD 测试技术；CPLD 和 FPGA 的编程与配置方法。了解：CPLD/FPGA 结构与工作原理。

第四章 VERILOG HDL 设计初步

教学内容： 多路选择器 VERILOG HDL 描述（2 选 1 多路选择器的 VERILOG HDL 描述；VERILOG HDL 相关语句说明；VERILOG HDL 设计的基本概念和语 句小节）；寄存器描述及其 VERILOG HDL 语言现象（D 触发器 VERILOG HDL 描述；D 触发器 VERILOG HDL 描述的语言现象说明；实现 时序电路的 VERILOG HDL 不同表达方式；异步时序电路设计；VERILOG HDL 设计基本概念和语言现象小节）1 位二进制全加 ； 器的 VERILOG HDL 设计（半加器描述和 CASE 语句；全加器描述和例化语句）；VERILOG HDL 文本输入设计方法初步（编辑输入并保存

VERILOG HDL 源文件；将当前设计设定为工程；选择FPGA/CPLD器件，编译、综合和排错；时序仿真；硬件测试）。

教学要求： 熟练掌握： 理解掌握 VERILOG HDL 硬件描述语言的基本语句；4 选 1 多路选择器的 VERILOG HDL 描述程序设计； 触发器 VERILOG HDL描述程序设计。掌握：同步时序电路设计，全加器描述和例化语句。了解：异步时序电路设计。

第五章 VERILOG HDL 设计进阶

教学内容： 4 位加法数器的 VERILOG HDL 描述；不同工作方式的时序电路设计；双向电路和三态控制电路设计；进程语句结构；仿真。

教学要求： 掌握：4 位加法数器的 VERILOG HDL 描述。了解：进程语句结构。

第六章 原理图输入设计方法

教学内容： 1 位全加器设计向导；2 位十进制数字频率计设计（设计有时钟使能的两位十进制计数器；频率计主结构电路设 计；测频时序控制电路设计；频率计顶层电路设计）；设计项目的其他信息和资源配置；参数可设置 LPM 兆功能 块（基于 LPM_COUNTER 的数控分频器设计；基于 LPM_ROM 的 4 位乘法器设计）；波形输入设计方法。

教学要求： 熟练掌握：1 位全加器原理图输入设计；参数可设置 LPM 兆功能块的设计方式。掌握：2 位十进制数字频率计设计；波形输入设计方法。了解：设计项目的其他信息和资源配置

第七章 有限状态机设计

教学内容： 一般有限状态机的设计；Moore 型有限状态机的设计；Mealy 型有限状态机的设计；状态编码；状态机剩余状态 处理；LPM 模块的 VERILOG HDL 文本方式调用。

教学要求： 熟练掌握：Moore 型有限状态机的设计；Mealy 型有限状态机的设计。掌握：一般有限状态机的设计； 了解：LPM 模块的 VERILOG HDL 文本方式调用。

第八章 VERILOG HDL 结构与要素

教学内容： VERILOG HDL 文字规则；数据类型；VERILOG HDL 操作符；LPM 的 VERILOG HDL 文本方式调用。教学要求： 掌握：LPM 的 VERILOG HDL 文本方式调用。了解：VERILOG HDL 文字规则；VERILOG HDL 操作符。

第九章 VERILOG HDL 基本语句

内容： VERILOG HDL 可综合的基本语句（顺序语句、并行语句）及其结构与用法

教学要求： 掌握：VERILOG HDL 基本语句：顺序语句、并行语句及其结构与用法

重要内容：

一）EDA 基础知识

1． EDA 技术概念

2． EDA 技术发展的 3 个阶段（CAD，CAE，EDA）

3． EDA 技术实现目标

4． EDA 技术实现目标的途径

5． 硬件描述语言

6． VERILOG HDL的发展过程（1）含义（2）创建时间（3）特点

7． VERILOG HDL 综合，含义，内容

8． VERILOG HDL 的设计方法，分为哪几个阶段

9． 自顶向下，自底向上方法比较

10． FPGA/CPLD 设计流程 设计输入；功能仿真；综合；适配；时序仿真；编程下载

11． FPGA/CPLD 结构特点

12． ASIC 设计方法

13． ASIC 设计流程

14． 常用 EDA 工具及功能

15． IP 核概念

16． 常用缩写的含义：EDA，CAD，CAE，CAM，ASIC，PLD，FPGA/CPLD，VERILOG HDL，IP，SOC，SOPC，RTL，ISP，IEEE 等

二）VERILOG HDL 语言

1． VERILOG HDL 设计实体的基本结构，配置： 各部分的组成、功能

2． VERILOG HDL 语言要素（格式、使用方法、适用范围）1）VERILOG HDL 文字规则 ：数字，字符串，标识名，下标名 2）VERILOG HDL 数据对象 ：信号，变量，常数 3）VERILOG HDL 数据类型（预定义，用户自定义）标量类型，复合类型，存取类型，文件类型 4）VERILOG HDL 操作符：逻辑操作符，关系操作符，算术操作符，重载操作符

3． VERILOG HDL 语言的主要描述语句（组成、格式、使用方法、适用范围）

1）顺序语句：赋值语句；转向语句（IF，CASE，LOOP，NEXT，EXIT，WAIT）；子程序调用 2）并行语句：进程，元件例化，并行过程调用，并行信号赋值

三）QUARTUS II 工具软件

1． QUARTUS II 的特点

2． 原理图输入设计法的基本操作：编程、编译、生成元件符号、功能仿真、引脚锁定、编程下载、硬件调试

3． 原理图输入的层次化设计

四）程序的分析与编程

（一）基本逻辑电路的设计 1． 组合逻辑电路 1）门电路：与门 AND；或门 OR；非门 NOT；异或门 XOR。例 4-18 三态门 例 5-13 2）比较器：一位比较器

例 4-10 四位二进制比较器 例 8-17，8-18 3）数据选择器：2 选 1 多路选择器 例 4-1，4-2，4-3 4 选 1 多路选择器 例 5-11

4）半加器 例 4-19 例 4-20 例 4-21 5）全加器 例 4-22 6）译码器：3-8 线译码器 例 8-23、7 段显示译码器 例 5-21 例 8-12 7）奇偶校验逻辑电路 例 9-4 9-30 8）编码器 8-3 优先编码器 例 5-19 2． 时序电路 1）触发器：D 触发器 例 4-7；JK 触发器；RS 触发器 例 9-16 2）计数器：二进制 例 5-2 例 9-28；十进制 例 5-3 3）寄存器：锁存寄存器 例 9-26 9-27；移位寄存器 例 5-4 4）（数控）分频器 例 5-23 5）频率计 例 5-24-27

(二）有限状态机 1． MOORE 型 例 7-2 2． MEALY 型 例 7-6 例 7-5

三、考试内容 大纲要求的熟练掌握及要求掌握的内容，其覆盖面应 90%以上，理解的内容要覆盖其全部的 60%以上，要求 了解的内容其覆盖面要占其全部的 30%以上。EDA 技术的基本概念与可编程器件的基本原理占全部内容的 30%，EDA 开发工具软件占全部内容的 20%，硬件描述语言占全部内容的 50%。试卷结构及题型及综合成绩 综合成绩依据

四、试卷结构及题型及综合成绩依据

1．试卷结构 基本题 50%左右，综合题 40%左右，提高题 10%左右。

2．题型 包括填空题、单项选择题、简答题（包括名词解释）、程序分析（包括改错、程序填空、程序解释、运行结 果分析等）及编程题（时序逻辑电路、组合逻辑电路）。填空题、单项选择题、名词解释、简答题以对基本概念的理解和硬件的内部结构，考核内容包括：应掌握的 基本概念、定义和基本计算及分析方法，理解和了解的内容也以此形式出题。程序分析、改错题及编程题以重点掌握 VERILOG HDL 语言的结构和使用方法为主，考核内容包括：VERILOG HDL 语言的基 本结构，库和程序包的应用，基本顺序语句的使用，并行语句(进程语句和元件例化语句)的使用，状态机设计方 法分析，对组合逻辑电路和时序逻辑电路的设计和编程。

3．综合成绩依据

综合成绩根据期末考试成绩、平时综合(平时成绩和实验)综合评定。平时成绩包括：作业、考勤、测验、实 验。

综合成绩=考试 70%+平时 15 %+实验 15 %。

五、考试方式 采用闭卷考试（笔试）形式，同时出 A、B 两套试题，其份量及难易程度大体相当。

六、试题数量及时间安排 试卷涵盖教学大纲规定内容的 90%以上，根据题

型，单项选择题 5 至 10 个、填空题 10 至 20 个空，简答题 3-5 个，程序分析 1-3 道，设计题 1-3 道。各个题型的分数比例如下：

1、单项选择题 10%

2、填空题 20%

3、简答题 20%

4、分析题 30%

5、编程题 20% 考试时间 120 分钟，考试日期一般安排在12~13周内进行。

七、答题要求 要求学生正确运用所学知识，答题过程完整，步骤清晰，描述准确，程序结构清晰。