大连理工大学软件学院计算机组成原理实验一位全加器VHDL语言实现

第一篇：大连理工大学软件学院计算机组成原理实验一位全加器VHDL语言实现

----------------------Company:

--Engineer:

--

--Create Date:18:35:51 04/08/2013

--Design Name:

--Module Name:testssFile Created

--Additional Comments:

--

--------------------library IEEE;

use IEEE.STD_LOGIC_1164.ALL;

use IEEE.STD_LOGIC_ARITH.ALL;

use IEEE.STD_LOGIC_UNSIGNED.ALL;

----Uncomment the following library declaration if instantiating----any Xilinx primitives in this code.--library UNISIM;

--use UNISIM.VComponents.all;

entity testss is

Port（end testss;a,b,ci : inSTD_LOGIC;s,c : outSTD_LOGIC);

architecture Behavioral of testss is

signal x,y:std_logic;

begin

x <= a xor b;

y <= x and ci;

s <= x xor ci;

c <= y or(a and b);

end Behavioral;

第二篇：计算机组成原理实验

ALU设计

module ALU(ALU_OP,AB_SW,F_LED_SW,LED);

input[2:0] ALU_OP,AB_SW,F_LED_SW;

output[7:0] LED;reg[7:0] LED;

reg[31:0] A,B,F;reg OF,ZF;

always@(*)begin

end

always@(*)begin

ZF=0;OF=0;case(ALU_OP)

3'b000: begin F=A&B;end 3'b001: begin F=A|B;end 3'b010: begin F=A^B;end 3'b011: begin F=~(A|B);end 3'b100: begin {OF,F}=A+B;OF=OF^F[31];end 3'b101: begin {OF,F}=A-B;OF=OF^F[31];end 3'b110: begin F=A

3'b000: begin A=32'h0000_0000;B=32'h0000_0000;end 3'b001: begin A=32'h0000_0003;B=32'h0000_0607;end 3'b010: begin A=32'h8000_0000;B=32'h8000_0000;end 3'b011: begin A=32'h7FFF_FFFF;B=32'h7FFF_FFFF;end 3'b100: begin A=32'h8000_0000;B=32'hFFFF_FFFF;end 3'b101: begin A=32'hFFFF_FFFF;B=32'h8000_0000;end 3'b110: begin A=32'h1234_5678;B=32'h3333_2222;end 3'b111: begin A=32'h9ABC_DEF0;B=32'h1111_2222;end endcase endcase

if(F==32'b0)ZF=1;end

always@(*)begin

end case(F_LED_SW)

3'b000: LED=F[7:0];3'b001: LED=F[15:8];3'b010: LED=F[23:16];3'b011: LED=F[31:24];default:begin LED[7]=ZF;LED[0]=OF;LED[6:1]=6'b0;end endcase

endmodule 管脚配置

NET “AB_SW[0]” LOC = T10;NET “AB_SW[1]” LOC = T9;NET “AB_SW[2]” LOC = V9;NET “ALU_OP[0]” LOC = M8;NET “ALU_OP[1]” LOC = N8;NET “ALU_OP[2]” LOC = U8;NET “F_LED_SW[0]” LOC = V8;NET “F_LED_SW[1]” LOC = T5;NET “F_LED_SW[2]” LOC = B8;NET “LED[0]” LOC = U16;NET “LED[1]” LOC = V16;NET “LED[2]” LOC = U15;NET “LED[3]” LOC = V15;NET “LED[4]” LOC = M11;NET “LED[5]” LOC = N11;NET “LED[6]” LOC = R11;NET “LED[7]” LOC = T11;寄存器 module jicunqi(input Clk, input Reset, input [4:0] Reg_Addr, input Write_Reg, input [1:0] Sel, input AB, output reg [7:0] LED);reg [31:0] W_Data;wire [31:0] R_Data_A,R_Data_B,LED_Data;REG RU1(Clk,Reset,Reg_Addr,Reg_Addr,Reg_Addr,W_Data,Write_Reg,R_Data_A,R_Data_B);assign LED_Data=AB?R_Data_A : R_Data_B;always @(*)begin

W_Data=32'h0000_0000;

LED=8'b0000_0000;

if(Write_Reg)

begin

case(Sel)

2'b00: W_Data= 32'h1234_5678;

2'b01: W_Data= 32'h89AB_CDEF;2'b10: W_Data= 32'h7FFF_FFFF;2'b11: W_Data= 32'hFFFF_FFFF;endcase end

else

begin

case(Sel)

2'b00: LED=LED_Data[7:0];2'b01: LED=LED_Data[15:8];2'b10: LED=LED_Data[23:16];2'b11: LED=LED_Data[31:24];

endcase end end endmodule `timescale 1ns / 1ps // REG.v module REG(input Clk, input Reset, input [4:0] R_Addr_A, input [4:0] R_Addr_B, input [4:0] W_Addr, input [31:0] W_Data, input Write_Reg, output [31:0] R_Data_A, output [31:0] R_Data_B);

reg [31:0] REG_Files[0:31];integer i;

assign R_Data_A=REG_Files[R_Addr_A];assign R_Data_B=REG_Files[R_Addr_B];

always @(posedge Clk or posedge Reset)begin

if(Reset)

begin

for(i=0;i<=31;i=i+1)

REG_Files[i]<=32'h0000_0000;

end

else

begin

if(Write_Reg)

begin

REG_Files[W_Addr]<=W_Data;

end end end endmodule

管脚配置 NET “Clk” LOC=“C9”;NET “Reset” LOC=“D9”;NET “Reg_Addr[4]” LOC=“T5”;NET “Reg_Addr[3]” LOC=“V8”;NET “Reg_Addr[2]” LOC=“U8”;NET “Reg_Addr[1]” LOC=“N8”;NET “Reg_Addr[0]” LOC=“M8”;NET “Write_Reg” LOC=“V9”;NET “Sel[1]” LOC=“T9”;NET “Sel[0]” LOC=“T10”;NET “AB” LOC=“A8”;NET “LED[7]” LOC=“T11”;NET “LED[6]” LOC=“R11”;NET “LED[5]” LOC=“N11”;NET “LED[4]” LOC=“M11”;NET “LED[3]” LOC=“V15”;NET “LED[2]” LOC=“U15”;NET “LED[1]” LOC=“V16”;NET “LED[0]” LOC=“U16”;

第三篇：_计算机组成原理实验3

计算机组成原理实验日志3 实验题目：

静态随机存储器实验 实验目的：

掌握静态随机存储器RAM工作特性及数据的读/写方法。实验主要步骤：

(1)形成时钟脉冲信号T3。具体接线方法和操作步骤如下：

①接通电源，把示波器接到方波信号源的输出插孔H23调节电位器W1及W2，使H23端输出实验所期望的频率和占空比的方波。

②将时序电路模块(STATE UNIT)单元中的φ和信号源单元(SIGNAL UNIT)中的H23排针相连。

③在时序电路模块中有两个二进制开关“STOP”和“STEP”。将“STOP”开关置为“RUN”状态、“STEP”开关置为“EXEC”状态时，按动微动开关START，则T3端输出连续的方波信号，此时调节电位器W1，用示波器观察，使T3输出实验要求的脉冲信号。当“STOP”开关置为“RUN”状态、“STEP”开关置为“STEP”状态时，每按动一次微动开关START，则T3输出一个单脉冲，其脉冲宽度与连续方式相同。用PC联机软件中的示波器功能也能看到波形。这样可以代替真实示波器。

(2)按图2-2连接实验线路，仔细查线无误后接通电源。

图2-2 静态随机存储器实验接线图(3)写存储器。给存储器的00、01、02、03、04地址单元中分别写入数据11H、12H、13H、14H、15H。

由上面的存储器实验原理图(图2-2)看出，由于数据和地址全由一个数据开关给出，因此要分时地给出。下面的写存储器要分两个步骤：第一步写地址，先关掉存储器的片选(CE=1)，打开地址锁存器门控信号(LDAR=1)，打开数据开关三态门(SW-B=0),由开关给出要写入的存储单元的地址，按动START产生T3脉冲将地址打入到地址锁存器；第二步写数据，关掉地址锁存器门控信号(LDAR=0),打开存储器片选(CE=0)，使之处于写状态(CE=0，WE=1)，由开关给出此单元要写入的数据，按动STRAT产生T3脉冲将数据写入到当前的地址单元中。写其他单元依次循环上述步骤。

写存储器流程如图2-3所示(以向00号单元写入11H为例)。

图2-3 写存储器流程图

(4)读存储器。

依次读出第00、01、02、03、04号单元中的内容，观察上述各单元中的内容是否与前面写入的一致。同写操作类似，读每个单元也需要两步：第一步写地址，先关掉存储器的片选(CE=1)，打开地址锁存器门控信号(LDAR=1)，打开,由开关给出要读存储单元的地址，按动START产生T3脉冲将地址打入到地址锁存器；第二步读存储器，关掉数据开关三态门(SW-B=1),打开存储器(CE=0)，使它处于读状态(CE=0，WE=0)，此时数据总线上显示的数据即为从存储器当前地址中读出的数据内容。读其他单元依次循环上述步骤。

读存储器操作流程如下图2-4所示(以从00号单元读出11H数据为例)。

图2-4 读存储器流程图

实验结果：

置入存储器地址00 写入存储器数据 11H 置入存储器地址01 写入存储器数据12H 置入存储器地址02 写入存储器数据13H 置入存储器地址03 写入存储器数据14H 置入存储器地址04 写入存储器数据15H

读数据

置入存储器地址00 读出存储器数据11H 置入存储器地址01 读出存储器数据12H 置入存储器地址02 读出存储器数据13H 置入存储器地址03 读出存储器数据14H 置入存储器地址04 读出存储器数据15H 实验思考题

（1）一片静态存储器6116（2K×8），容量是多大？因实验箱上地址寄存器只有8位接入6116的A7－A0，而高三位A8－A10接地，所以实际存储容量是多少？为什么？

答：容量是16kbit大小，当只有A7-A0只有8位字时，实际容量是256*8=4Kbit大小。（2）归纳出向存储器写入一个数据的过程，包括所需的控制信号（为“1”还是为“0”）有效。

答：根据实验指导书上WR0有效，此时为写入数据

心得体会：

通过这次实验掌握了静态存储器的基本原理，以及存储器是如何写入数据和读取数据的，强化了计算机存储器的理解

第四篇：计算机组成原理实验(存储器)

实验3 半导体存储器原理实验

（一）、实验目的

（1）熟悉静态随机存储器RAM和只读存储器ROM的工作特性和使用方法；（2）熟悉半导体存储器存储和读出数据的过程；（3）了解使用半导体存储器电路时的定时要求。

（二）、实验要求

利用Quartus Ⅱ器件库提供的参数化存储单元，设计一个由128X8位的RAM和128X8位的ROM构成的存储器系统。请设计有关逻辑电路，要求仿真通过，并设计波形文件，验证该存储器系统的存储与读出。

（三）、实验原理图与仿真图

ram内所存储的数据：

rom内所存储的数据：

仿真图如下：

（四）心得体会

本次试验中，我们应该熟练掌握Quartus Ⅱ软件的使用方法；熟悉静态随机存储器RAM和只读存储器ROM的工作特性和使用方法；熟悉半导体存储器存储和读出数据的过程；了解使用半导体存储器电路时的定时要求。并且制定实验方案然后进行实验验证。要学会将学到的知识运用到实际中。

第五篇：计算机组成原理实验报告+++数据通路实验

数据通路组成实验

一、实验目的

（１）将双端口通用寄存器组和双端口存储器模块联机；

（２）进一步熟悉计算机的数据通路；

（３）掌握数字逻辑电路中故障的一般规律，以及排除故障的一般原则和方法；

（４）锻炼分析问题与解决问题的能力，在出现故障的情况下，独立分析故障现象，并排除故障。

二、实验电路

图９．１４示出了数据通路实验电路图，它是将前面进行的双端口存储器实验模块和一个双端口通用寄存器组模块连接在一起形成的，存储器的指令端口不参与本次实验，通用寄存器组连接运算器模块，本实验涉及其中的操作数寄存器ＤＲ２。

由于ＲＡＭ是三态门输出，因而可以将ＲＡＭ连接到数据总线ＢＵＳ上。此外，ＢＵＳ上还连接着双端口通用寄存器组。这样，写入ＲＡＭ的数据可由通用寄存器提供，而从ＲＡＭ读出的数据也可送到通用寄存器保存。

ＲＡＭ和ＤＲ２在前面的实验中使用过。对于通用寄存器组ＲＦ，它由一个在系统可编程（In System Programable）芯片ｉｓｐＬＳＩ １０１６固化了通用寄存器组的功能而成，其功能与双端口寄存器组ＭＣ１４５８０相类似，内含四个８位的通用寄存器，带有一个输入端口和两个输出端口，从而可以同时写入一路数据，读出两路数据。输入端口取名为ＷＲ端口，连接一个８位的缓冲寄存器ＥＲ（已集成在ｉｓｐＬＳＩ １０１６芯片中），输出端口取名为ＲＳ端口、ＲＤ端口，分别连接运算器模块的两个操作数寄存器ＤＲ１、ＤＲ２，其中，连接ＤＲ１的ＲＳ端口还可通过一个８位的三态门ＲＳＯ直接向ＢＵＳ输出。双端口通用寄存器组模块的控制信号中，ＲＳ１、ＲＳ０用于选择从ＲＳ端口读出的通用寄存器，ＲＤ１、ＲＤ０用于选择从ＲＤ端口读出的通用寄存器，上述选择信号在Ｔ１脉冲的上升沿到来时生效。而ＷＲ１、ＷＲ０则用于选择从ＷＲ端口写入的通用寄存器。ＷＲＤ是写入控制信号，ＷＲＤ＝１时，在Ｔ２上升沿的时刻，从ＥＲ写入数据；ＷＲＤ＝０时，ＥＲ中的数据不写入通用寄存器中。ＬＤＥＲ信号控制ＥＲ从ＢＵＳ写入数据，ＲＳ－ＢＵＳ信号则控制ＲＳ端口到ＢＵＳ的输出三态门。以上控制信号各自连接一个二进制开关。

三、实验设备

（１）ＪＹＳ－４计算机组成原理实验仪一台（２）双踪示波器一台（３）直流万用表一只（４）逻辑测试笔一支

四、实验任务

（１）将实验电路与操作面板的有关信号进行线路连接，方法同前面的实验。（２）用８位数据开关向ＲＦ中的四个通用寄存器分别置入以下数据（十六进制）：Ｒ０＝０Ｆ，Ｒ１＝Ｆ０，Ｒ２＝５５，Ｒ３＝ＡＡ。

给Ｒ０置入０Ｆ的步骤是：先用８位数码开关将０Ｆ置入ＥＲ，并且选择ＷＲ１＝ＷＲ０＝０，再将ＥＲ的数据置入ＲＦ。给其他通用寄存器置入数据的步骤与此类似。

（３）分别将Ｒ０至Ｒ３中的数据同时读入到ＤＲ２寄存器和ＢＵＳ上，观察其数据是否存入Ｒ０至Ｒ３中的数据，并记录数据。其中ＢＵＳ上的数据可直接用指示灯显示，ＤＲ２中的数据可用逻辑笔测试有关引脚。

（４）用８位数码开关向ＡＲ１送入一个地址０Ｆ，然后将Ｒ０中的０Ｆ写入ＲＡＭ。用同样的方法，依次将Ｒ１至Ｒ３中的数据写入ＲＡＭ中的Ｆ０、５５、ＡＡ单元。

（５）分别将ＲＡＭ中ＡＡ单元的数据写入Ｒ０，５５单元的数据写入Ｒ１，Ｆ０单元写入Ｒ２，０Ｆ单元写入Ｒ３。然后将Ｒ３、Ｒ２、Ｒ１、Ｒ０中的数据读出到ＢＵＳ上，通过指示灯验证读出的数据是否正确，并记录数据。

（６）进行ＲＦ并行输入输出试验。

１．选择ＲＳ端口对应Ｒ０，ＲＤ端口对应Ｒ１，ＷＲ端口对应Ｒ２，并使ＷＲＤ＝１，观察并行输入输出的结果。选择ＲＳ端口对应Ｒ２，验证刚才的写入是否生效。记录数据。２．保持ＲＳ端口和ＷＲ端口同时对应Ｒ２，ＷＲＤ＝１，而ＥＲ中置入新的数据，观察并行输入输出的结果，ＲＳ端口输出的是旧的还是新的数据？（７）在数据传送过程中，发现了什么故障？如何克服的？

五、实验要求（１）做好实验预习和准备工作，掌握实验电路的数据通路特点和通用寄存器组的功能特性。（２）写出实验报告，内容为

１．实验目的；

２．如碰到故障，记录故障现象，排除故障的分析思路，故障定位及故障的性质； ３．实验数据记录；

４．值得讨论的其他问题。