第一篇：VHDL简答题总结
数据BIT与STD_LOGIC的区别？
Bit只是一个逻辑型变量，只能存在“0”和“1”，不存在不定状态和高阻态
STD_LOGIC存在U初始值，X不定，0,1，Z高阻 W弱信号不定，L弱信号1，H弱信号0,-不可能情况 2 信号和变量的异同？
延时：变量无延时 信号有延时
位置：变量在PROCESS 信号ARCHITECTUUE SIGNAL BEGIN
信号可以是全局量，只要在构造体中已定义，那么构造体内的所有地方都可以使用；变量是局部量，只能在进程、子程序中定义和使用。如果将结果带出外部，则必须将变量付给一个信号量才行。3 VHDL基本顺序和并行语句有哪些？
顺序描述语句：WAIT语句，断言语句，信号带入语句，变量赋值语句，IF语句，CASE语句，LOOP语句，NEXT语句，EXIT语句，进程调用语句，NULL语句
并行语句：进程语句，并发信号带入语句，条件信号带入语句，选择信号带入语句，并发调用语句，块语句 4 利用VHDL进行硬件设计的流程？
规格设计——行为级描述——行为级仿真——RTL级描述——RTL级仿真——逻辑综合优化——门及仿真，定时检查——输出门级网络表 5 基本硬件描述语言有哪些？
VHDL和Verilog HDL 及日本电子振兴协会开发的UDL/I语言 6 VHDL所包含库的种类有哪些？
IEEE库
STD库是VHDL的标准配置
ASIC逻辑门库
WORK库现行作业库 7 IEEE库中所包含基本类型转换函数有那些？ STD_LOGIC_1164包集合
TO_STDLOGICVECTOR(A)由BIT_VECTOR变换为STD_LOGIC_VECTOR TO_BITVECTOR(A)由STD_LOGIC_VECTOR转换为BIT_VECTOR TO_STDLOGIC（A）由BIT转换为STD_LOGIC TO_BIT(A)由STD_LOGIC转换为BIT STD_LOGIC_ARITH包集合
CONV_STD_LOGIC_VECTOR（A，位长）由INTEGER、UNSIGNED、SIGNED转变为STD_LOGIC_VECTOR CON_INTEGER（A）由UNSIGNED、SIGNED转变为INTEGER STD_LOGIC_UNSIGNED包集合
CONV_INTEGER（A）由STD_LOGIC_VECTOR转变为INTEGER 8 简述基本的VHDL的程序结构有那些？
一个完整的VHDL程序包含实体（ENTITY），构造体（ARCHITECTURE），配置（CONFIGURATION），包集合（PACKAGE），库（LIBRARY）9 VHDL程序包含程序子结构有那些？
子程序是一个VHDL程序模块，这个模块利用顺序语句来定义和完成算法，因此只能使用顺序语句。VHDL子程序与其他软件语言程序中的子程序的应用目的是相似的，能更有效地完成重复性的工作。子程序有两种类型，即过程process和函数function 10 简述when else与if else的差别？
后者只能在进程内部中使用（因为是顺序结构），前者的else一定有，但if可以省略，when语句不可嵌套，而if则不然 什么是ASIC及ASIC的特点？
ASIC是指应特定用户要求和特定电子系统的需要而设计、制造的专用大规模集成电路。ASIC的特点是面向特定用户的需求，ASIC在批量生产时与通用集成电路相比具有体积更小、功耗更低、可靠性提高、性能提高、保密性增强、成本降低等优点
第二篇：VHDL实验报告
《创新实验》实验报告
—基于VHDL的编程和硬件实现
一、实验目的 1.2.3.4.熟悉和掌握硬件描述语言VHDL的基本语法及编写； 掌握软件Xilinx ISE 10.1的使用； 熟悉SDZ-6电子技术实验箱的使用；
了解节拍脉冲发生器等基本电路的实现；
5.了解八位二进制计数器的功能与设计； 6.学习键盘和七段数码管显示的控制和设计。
二、实验内容
1.Xilinx ISE 10.1软件的使用；
2.节拍脉冲发生器等基本电路的实现； 3.八位二进制计数器的实现 4.键盘扫描及显示的实现
三、实验器材
1、PC机
2、SDZ-6电子技术实验箱
3、正负5V电源
4、I/O接口线
四、软件的使用
在安装Xilinx10.1软件时，需要一个ID号，其实这个ID号是可以重复使用的，几个同学在官网注册后就可以共享ID号了。
安装完成之后就可以使用这个软件编写相应的VHDL的程序。1.新建工程
File—>New Project 弹出下面的对话框
输入工程名后单击Next。然后根据本实验的实验箱进行以下设置。
以后的步骤一般都是单击Next（有些资料上会介绍有些这些步骤的具体功能，但对于本实验不必用到），最后单击Finish，完成新建一个工程。在窗口的左边会出现刚刚新建的工程，如下:
2.新建一个VHDL的源文件。
在上图中，右击工程选择New Source，弹出如下对话框。
在对画框的左边选择VHDL Module，输入文件的名字（改名字最好是你定义的实体的名字）。单击Next。出现下面的对话框。
该对话框主要是对外部端口的编辑。可以直接跳过，即单击Next，在源文件上编辑端口。然后在接下来的对话框中单击Finish。完成建立一个源文件。窗口右边就会出现刚才编辑的源文件。
3.编写和编译代码
将事先编好的代码复制到源文件里，然后保存文件。选中左边的文件名，在窗体的左边出现如下编辑文档内容。
选择Synthesize —XST—》Check Syntax，双击Check Syntax，开始编译源文件。
4.软件仿真
其实仿真这一步可要可不要，很多程序都不需要仿真，有些程序即使仿真出错，但是最后结果却可以出来。因此，我们做实验时很少仿真，此处也不再赘述了。
5.综合
首先根据实验箱的安排布局，找到程序中外部接口的对应实验箱上的接口，进行接口对应，双击如下图所示的选项。
出现接口窗口如下，进行设置（具体参见老师发的文档SDZ电子实验箱的使用说明文档）保存，关闭即可
然后如下图从Implement Design开始依次双击综合。
6.下载
双击Configure Target Device综合完成之后，就出现下载对话框。右击鼠标键盘选择Add Xilinx Device，选择.bit文件。然后右击选择Program，就将程序烧录到实验板上了。
五、节拍脉冲发生器电路实现
1、实验题目：
参照时标系统的设计方法，用组合逻辑方法设计一个简单的节拍脉冲发生器，产生图1-6所示的节拍脉冲，并用单脉冲验证设计的正确性。在实验报告中画出完整电路，写出W1、W0和N1的表达式。
图1-6 简单的节拍脉冲发生器一周期的波形
设计提示：
1、由波形图求出节拍脉冲W1和W0的表达式，进而组合成N1的表达式。
2、注意节拍电平T1和T0的翻转时刻应在M0下降沿与M的上升沿同时出现的时刻。
3、注意D触发器的触发翻转要求。
2、实验步骤：
1.根据题目确定输出结果的逻辑表达式
W1M*M0*T1
W0M*M0*T1*S
N1W1W0
2.画出电路图
3.确定输入输出的外部端口 输入端口：M（由时钟产生）输出端口：W1，W0，N1 4.根据电路图写代码 5.编译，调试
3、实验代码 library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;——头文件
entity clk_div is
Port(clk : in STD_LOGIC;
w0 : out STD_LOGIC;
w1 : out STD_LOGIC;
N1 : out STD_LOGIC);end clk_div;
architecture Behavioral of clk_div is signal count : std_logic_vector(3 downto 0):=“0000”;signal a : std_logic;signal b : std_logic;signal temp : integer range 0 to 50;signal Q : std_logic;begin process(clk,Q)
begin if(clk'event and clk='1')then
——对clk进行分频
temp <= temp+1;if(temp =49)then
Q <= not Q;
end if;temp <= 0;end if;if(Q'event and Q='1')then
if(count =“1111”)then
count <=(others =>'0');else
count <=count+1;end if;end if;a <=(not clk and count(0))and count(1);
b <=(not clk and count(0))and(not count(1)and count(2));end process;w1 <= a;w0 <= b;N1 <=a or b;end Behavioral;
4、硬件实现与注意事项
硬件实现主要说的是外部端口和实验箱的对应问题。M：接的是时钟脉冲，即P150 W1：接LED灯显示结果，即P45 W0：接LED灯显示结果，即P44 N1：接LED灯显示结果，即P47 注意事项：
1.时钟脉冲频率太高，结果会显示的很快，因此首先对CLK进行50倍的分频。将频率降低以便观察结果。2.由于时钟频率过高，可能仿真不出来，因此就不必仿真。3.可能有些组编译通过但在综合时出现错误（是有关BUF的），这时就需要在CLK之前接入一个缓冲器。具体的加入代码如下： library UNISIM;
——头文件 use UNISIM.VComponents.all;entity test is
Port(clk : in STD_LOGIC;end test;
architecture Behavioral of test is signal ck:std_logic;
component IBUF
——定义缓冲器
port(I:in STD_LOGIC;
O:out STD_LOGIC);end component;begin UO:IBUF port map(I=>clk,O=>ck);——以后的ck代替clk 六、八位二进制计数器的实现 1． 实验题目
请用VHDL编写一个八位二进制计数器，具有异步清零功能、同步置数、计数功能。实验验证时，须用单脉冲进行验证。计数器的输出显示在显示器上。〖显示器可以是：①七段数码显示器，②LED发光二极管。〗
2． 实验代码
library IEEE;
——头文件 use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;library UNISIM;use UNISIM.VComponents.all;
entity Counter8 is
Port(set : in STD_LOGIC;
——低电平置数
reset : in STD_LOGIC;
——低电平异步清零
key : out STD_LOGIC;
——键盘输出口
clk : in STD_LOGIC;
——键盘的输入口，当成单脉冲使用
co : OUT STD_LOGIC;
——进位
architecture example of Counter8 is signal ck: std_logic;signal cc: std_logic;signal down : STD_LOGIC_VECTOR(7 DOWNTO 0):=“00000000”;signal kk : std_logic:='0';put : in STD_LOGIC_VECTOR(7 DOWNTO 0);——置数
load : OUT STD_LOGIC_VECTOR(7 DOWNTO 0));
——LED显示
end Counter8;
component IBUF
——设置缓冲器 port(I : in STD_LOGIC;
O : out STD_LOGIC);end component;
begin
key <=kk;load <=down;co <=cc;U0:IBUF port map(I=>clk,O=>ck);p0:PROCESS(ck)begin if(ck' event and ck='0')then
IF(set ='0')THEN
——低电平置数 down <=put;ELSE
down <=down+1;END IF;END IF;
IF(reset ='0')then
——低电平异步清零 down <=“00000000”;END IF;if(down=“11111111”)then
——进位设置 cc <='1';else cc <='0';end if;end process p0;end example;
3． 硬件实现与注意事项 硬件实现：
clk：接键盘的行或列，即P 29
key ：接键盘的行或列与clk相对应，即P34 reset ：接数字开关，即P62 set：接数字开关，即P61 co :接电平显示，即P45 put(0-7)：全部接数字开关，即P73 P74 P70 P71 P68 P69 P63 P67 load(0-7)：全部接电平显示，即P59 P60 P57 P58 P48 P49 P46 P47
注意事项： 1.由于在综合时出了问题，本实验在输入clk之前加入了一个缓冲器 2.在实验中发现数字开关的抖动比键盘大，就选用键盘作为单脉冲。3.本实验在题目的基础上，新增了进位显示功能。
七、键盘扫描及显示的实现 1.实验题目
请用VHDL编写一个键盘扫描程序，对实验箱上的4×4键盘（蓝色部分）进行扫描。当有某个键被按下时，该键的键值被显示在显示器上。〖显示器可以是：①七段数码显示器，②LED发光二极管。〗
2.实验代码
library IEEE;
——头文件 use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;library UNISIM;use UNISIM.VComponents.all;
ENTITY KEYDIS IS
PORT（clk
: IN std_logic;
——扫描时钟
row
: OUT std_logic_vector(3 DOWNTO 0);
column : IN std_logic_vector(3 DOWNTO 0);
dyp
: OUT std_logic_vector(7 DOWNTO 1));
——数码管显示 END KEYDIS;
ARCHITECTURE arch OF KEYDIS IS SIGNAL div_cnt : std_logic_vector(1 downto 0):=“00”;SIGNAL scan_key : std_logic_vector(3 DOWNTO 0):=“1110”;SIGNAL key_code : std_logic_vector(3 DOWNTO 0):=“0000”;
SIGNAL dyp_tmp : std_logic_vector(7 DOWNTO 1):=“0000001”;SIGNAL COUNT : INTEGER range 0 TO 30;signal ck : std_logic;component IBUF
——缓冲器的声明
port(I:in STD_LOGIC;
O:out STD_LOGIC);end component;BEGIN U1:IBUF port map(I=>clk,O=>ck);row <= scan_key;dyp <= dyp_tmp;PROCESS(ck)BEGIN
IF(ck' EVENT AND ck = '1')THEN
div_cnt <= div_cnt + 1;
END IF;
IF(ck' EVENT AND ck = '1')THEN
COUNT <= COUNT + 1;
PROCESS(div_cnt(1 downto 0))
——扫描行（out）输出，和时钟频率一样
BEGIN
CASE div_cnt(1 downto 0)IS
WHEN “00”=>
scan_key<=“1110”;WHEN “01”=> scan_key<=“1101”;WHEN “10”=> scan_key<=“1011”;WHEN “11”=>
IF COUNT = 30 THEN COUNT <= 0;END IF;END IF;END PROCESS;
scan_key<=“0111”;
WHEN OTHERS =>
NULL;
END CASE;END PROCESS;
PROCESS(ck)BEGIN IF(ck'EVENT AND ck='1')THEN
CASE scan_key IS
WHEN “1110” =>
CASE column IS
WHEN “1110” =>
key_code <= “0000”;
——编码器输入
WHEN “1101” =>
key_code <= “0001”;
WHEN “1011” =>
key_code <= “0010”;
WHEN “0111” =>
key_code <= “0011”;
WHEN OTHERS =>
NULL;
END CASE;
WHEN “1101” =>
CASE column IS
WHEN “1110” =>
key_code <= “0100”;
WHEN “1101” =>
key_code <= “0101”;
WHEN “1011” =>
key_code <= “0110”;
WHEN “0111” =>
key_code
WHEN OTHERS =>
NULL;
END CASE;
WHEN “1011” =>
CASE column IS
WHEN “1110” =>
key_code
WHEN “1101” =>
key_code
WHEN “1011” =>
key_code
WHEN “0111” =>
key_code
WHEN OTHERS =>
NULL;
END CASE;
WHEN “0111” =>
CASE column IS
WHEN “1110” =>
key_code
WHEN “1101” =>
key_code
WHEN “1011” =>
key_code
WHEN “0111” =>
key_code
WHEN OTHERS =>
NULL;
END CASE;
WHEN OTHERS =>
key_code <= “1111”;
END CASE;
END IF;
<= “0111”;
<= “1000”;
<= “1001”;
<= “1010”;
<= “1011”;
<= “1100”;
<= “1101”;
<= “1110”;
<= “1111”;
END PROCESS;
--显示键值
PROCESS(key_code)
BEGIN--延时防抖动
IF COUNT = 0 THEN--
IF key_code = NOT “0000” THEN
CASE key_code IS
WHEN “0000” =>
dyp_tmp <= “1111110”;
WHEN “0001” =>
dyp_tmp <= “0110000”;
WHEN “0010” =>
dyp_tmp <= “1101101”;
WHEN “0011” =>
dyp_tmp <= “1111001”;
WHEN “0100” =>
dyp_tmp <= “0110011”;
WHEN “0101” =>
dyp_tmp <= “1011011”;
WHEN “0110” =>
dyp_tmp <= “1011111”;
WHEN “0111” =>
dyp_tmp <= “1110000”;
WHEN “1000” =>
dyp_tmp <= “1111111”;
WHEN “1001” =>
dyp_tmp <= “1111011”;
WHEN “1010” =>
dyp_tmp <= “1110111”;
WHEN “1011” =>
dyp_tmp <= “0011111”;
WHEN “1100” =>
dyp_tmp <= “1001110”;
WHEN “1101” =>
dyp_tmp <= “0111101”;
WHEN “1110” =>
dyp_tmp <= “1001111”;
WHEN “1111” =>
dyp_tmp <= “1000111”;
WHEN OTHERS =>
NULL;
END CASE;
——编码器输出并且数码管显示
END IF;--END IF;
END PROCESS;END arch;
3.硬件实现与注意事项 硬件实现：
clk：接扫描时钟，即P150 column(0-3)：对应于键盘的列值，即P34 P33 P36 P35 row(0-3)： 对应于键盘的行值，即P30 P31 P27 P29 dyp(1-7)：对应于数码管显示，即P123 P125 P127 P129 P132 P133 P134 注意事项：
1.扫描时钟与显示时钟是不对应的，扫描的时钟快一些，显示时钟是在扫描时钟基础上的延时，该功能由参数COUNT实现。扫描程序和显示程序是分开写的。2.行和列其实没什么区别，只要按照正确的秩序来排列column和row结果就出正确。从另一方面，要得到正确的，希望的扫描数值，就必须安排好这行和列。以上的硬件实现的安排，是我们组测试了几遍的结果。3.代码中有很多语法如When else、With select、Case，其中有很多的技巧值得我们举一反三的。比如，键盘扫描时如何显示1110 1101 1011 0111，我们可以用移位寄存器实现，也可以像程序代码那样引入一个变量div_cnt，让其跟着扫描脉冲自动循环四位。另外，显示部分引入了译码器的原理实现数码管的16数值的显示。
4.本实验使用静态数码管进行显示。首先用一个数码管显示16个键值0~f，然后再用双数码管显示键值，从01~16显示键盘的键值。
5.数码管显示参数从高位到地位分别对应实验箱数码管的a~f，最后一位是小数点，并且数码管是共阴的，即高电平是数码管对应的LED才会发光。实验箱上的数码管LED对应关系如下：
八、实验感想
经过这次的合作，我们深深的体会到团队合作的重要性。在本次实验中，我们组遇到了很多困难。不过，我们互帮互助，互相鼓励，最终我们组还是能在比较快的时间内把实验结果做出来。
第一次实验中也就是节拍脉冲发生器电路实现，由于实验箱上最慢的时钟频率是100Hz，结果显示的太快，就需要对时钟进行分频，我们组很快在写出了分频的代码，然后进行编译和仿真。但是仿真的结果怎么也出不来。当时我们组有三个人就有点不耐烦了，准备放弃下次再弄。但是另外一个同学坚持综合，下载的步骤，结果就在不经意间出来了。事后我们才知道这个实验仿真是出不来的，也就是不用仿真这一步的。只要编译，综合对了就能下载并且结果正确。我们当时想辛亏组里有一个坚持不懈的人，否则，我们还得拖一个星期才能检查。
第二次做八位二进制计数器的实现时，我们吸取上次的教训不做仿真。但是实验要求需要一个单脉冲，异步清零端，置数端，八个数值显示。这一算共需要十一个数字开关，但实验箱上却只有十个数字开关。不过我们首先先用试验箱上的100Hz接口代替单脉冲，并对他进行50倍分频，结果显示的非常好。然后我们将异步清零放在一个键盘上实现，单脉冲放在数字开关上实现，结果抖动的非常厉害。在和别的组同学交流之后，我们组将单脉冲放在键盘上实现，抖动现象明显缓解。另外我们组还在此基础上增加了一个进位显示的功能。
在实验显示这块，我们组希望尽可能多用实验箱上给我们提供的显示仪器（即LED电平显示和数码管显示）。我们把LED电平显示安排在八位二进制计数器的实现的实验上，把数码管显示安排在键盘扫描及显示的实现的实验上。
第三次做键盘扫描及显示的实现的实验是，由于这次程序比较复杂，我们组采取二种办法。一个人根据自己所学所看的资料写代码（前二个实验都是我们自己写的代码），另一个人在网上收资料。结果我们自己写的代码有些不够严谨，结果循环显示，显然代码没有编好，然后我们组四个就参考网上收的代码，先将代码的含义弄清楚，然后我们在对代码稍作修改，就完成了此次的代码编写。这次实验涉及的知识较前面二个实验都多一些。比如，如何扫描键盘，如何将结果显示在数码管上，如何使用数码管（是共阴的还是共阳的），如何防抖等等。具体看上面的键盘扫描及显示的实现的注意事项。
此次实验我们基本达到题目的要求，通过这次实验我们对VHDL有了更清晰的认识。虽然实验过程中我们成员之间有争论，综合、下载、调试时感觉很累，但挺一挺就过去了，困难过后才会感觉到成功的甘甜。
第三篇：VHDL体会
学习心得
——《eda技术实用教程》
本学期对《eda技术实用教程--vhdl版》的学习为我的专业知识学习打开了一个全新的窗口——微电子技术领域。对eda技术，我更是有了全新的认识。
微电子技术的进步主要表现在大规模集成电路加工技术即半导体工艺技术的发展上，使得表征半导体工艺水平的线宽已经达到了纳米级。所以，集成电路设计正在不断地向超大规模、极低功耗和超高速的方向发展。
而现代电子设计技术的核心已日趋转向基于计算机的电子设计自动化技术，即eda技术。eda技术就是依赖功能强大的计算机，在eda工具软件平台上，对以硬件描述语言hdl为系统逻辑描述手段完成的设计文件，自动地完成逻辑编译、化简、分割、综合、布局布线以及逻辑优化和仿真测试，直至实现既定的电子线路系统功能。eda技术使得设计者的工作仅限于利用软件的方式，即利用硬件描述语言和eda软件来完成对系统硬件功能的实现，这是电子设计技术的一个巨大进步。eda技术在进入21世纪后，得到了更大的发展。嵌入式处理器软核的成熟，使得sopc步入大规模应用阶段。电子技术领域全方位融入eda技术，除了日益成熟的数字技术外，传统的电路系统设计建模理念发生了重大的变化。同时，eda使得电子领域各学科的界限更加模糊，更加互为包容。这些都利于设计人员利用eda技术进行电子系统设计，如全定制或半定制asic设计，fpga/cpld开发应用和印制电路板。
从eda技术的特点不难看出，相比于传统的数字电子系统或ic设计，eda技术拥有独特的优势。在传统的数字电子系统或ic设计中，手工设计占了较大的比例。因此，也存在很多缺点。例如：复杂电路的设计、调试十分困难；由于无法进行硬件系统仿真，如果某一过程存在错误，查找和修改十分不便；设计过程中产生大量文档，不易管理；可移植性差等。相比之下，eda技术有很大不同。它运用hdl对数字系统进行抽象的行为与功能描述到具体的内部线路结构描述，从而可以在电子设计的各个阶段、各个层次进行计算机模拟验证，保证设计过程的正确性，可以大大降低设计成本，缩短设计周期。由于有各类库的支持，能够完成各种自动设计过程。它极大地简化了设计文档的管理，逻辑设计仿真测试技术也日益强大。vhdl在现在的eda设计中使用最多，也拥有几乎所有主流eda工具的支持。vhdl作为一个规范语言和建模语言，不仅可以作为系统模拟的建模工具，而且可以作为电路系统的设计工具，可以利用软件工具将vhdl源码自动地转化为文本方式表达的基本逻辑元件连接图，即网表文件。这种方法显然对于电路自动设计是一个极大的推进。它具有很强的电路描述和建模能力，能从多个层次对数字系统进行建模和描述，从而大大简化了硬件设计任务，提高了设计效率和可靠性。eda技术良好的可移植性与可测试性，将所有设计环节纳入统一的自顶向下的设计方案中。它不但在整个设计流程上充分利用计算机的自动设计能力、在各个设计层次上利用计算机完成不同内容的仿真模拟，而且在系统板设计结束后仍可利用计算机对硬件系统进行完整的测试。
书中通过大量的图示对pld硬件特性与编程技术进行了形象的讲解，不仅融合了之前学习的关于电路设计的知识还将eda的技术加入其中。对vhdl语言的详尽讲解更是让我深刻理解了vhdl语言的编程原理。由于本门课程是一门硬件学习课程，所以实验必不可少。通过课程最后实验，我体会一些vhdl语言相对于其他编程语言的特点。
相对于其它计算机语言的学习，如c 或汇编语言，vhdl 具有明显的特点。这不仅仅是由于vhdl 作为一种硬件描述语言的学习需要了解较多的数字逻辑方面的硬件电路知识，包括目标芯片基本结构方面的知识更重要的是由于vhdl 描述的对象始终是客观的电路系统。由于电路系统内部的子系统乃至部分元器件的工作状态和工作方式可以是相互独立、互不相关的，也可以是互为因果的。这表明，在任一时刻，电路系统可以有许多相关和不相关的事件同时并行发生。例如可以在多个独立的模块中同时入行不同方式的数据交换和控制信号传输，这种并行工作方式是任何一种基于cpu 的软件程序语言所无法描绘和实现的。传统的软件编程语言只能根据cpu 的工作方式，以排队式指令的形式来对特定的事件和信息进行控制或接收。在cpu 工作的任一时间段内只能完成一种操作。因此，任何复杂的程序在一个单cpu 的计算机中的运行，永远是单向和一维的。因而程序设计者也几乎只需以一维的思维模式就可以编程和工作了。vhdl 虽然也含有类似于软件编程语言的顺序描述语句结构，但其工作方式是完全不同的。软件语言的语句是根据cpu 的顺序控制信号，按时钟节拍对应的指令周期节拍逐条运行的，每运行一条指令都有确定的执行周期。但 vhdl 则不同，从表面上观，vhdl 的顺序语句与软件语句有相同的行为描述方式，但在标准的仿真执行中有很大的区别。vhdl 的语言描述只是综合器赖以构成硬件结构的一种依据，但进程语句结构中的顺序语句的执行方式决非是按时钟节拍运行的。实际情况是其中的每一条语句的执行时间几乎是0（但该语句的运行时间却不一定为0）,即1000 条顺序语句与10 条顺序语句的执行时间是相同的。在此，语句的运行和执行具有不同的概念（在软件语言中,它们的概念是相同）,的执行是指启动一条语句,允许它运行一次,而运行就是指该语句完成其设定的功能。
通过实验，我认识到理论要与实际结合，培养动手动脑能力的重要性，做事情要抱着一丝不苟的态度，这样才能做好事情。同时也入一步了解到eda的强大之处，硬件电路的优秀的地方，对硬件方面更感兴趣了。这门课程的学习，为我以后的专业知识的学习打下了良好的基础。篇二：vhdl 编程的一些心得体会 vhdl 编程的一些心得体会(转)vhdl 是由美国国防部为描述电子电路所开发的一种语言，其全称为(very high speed integrated circuit)hardware description language。与另外一门硬件描述语言 verilog hdl 相比，vhdl 更善于描述高层的一些设计，包括系统级（算法、数据通路、控制）和行为级（寄存器传输级），而且 vhdl 具有设计重用、大型设计能力、可读性强、易于编译等优点逐渐受到硬件设计者的青睐。但是，vhdl 是一门语法相当严格的语言，易学性差，特别是对于刚开始接触 vhdl 的设计者而言，经常会因某些小细节处理不当导致综合无法通过。为此本文就其中一些比较典型的问题展开探讨，希望对初学者有所帮助，提高学习进度。
一． 关于端口 vhdl 共定义了 5 种类型的端口，分别是 in, out,inout, buffer及 linkage，实际设计时只会用到前四种。in 和 out 端口的使用相对简单。这里，我们主要讲述关于 buffer和inout 使用时的注意事项。
与 out 端口比，buffer 端口具有回读功能，也即内部反馈，但在设计时最好不要使用 buffer，因为 buffer类型的端口不能连接到其他类型的端口上，无法把包含该类型端口的设计作为子模块元件例化，不利于大型设计和程序的可读性。若设计时需要实现某个输出的回读功能，可以通过增加中间信号作为缓冲，由该信号完成回读功能。
双向端口 inout 是四种端口类型中最为特殊的一种，最难以学习和掌握，为此专门提供一个简单程序进行阐述,部分程序如下：...? ① datab<=din when ce=’1’ and rd=’0’ else ②(others=>’z’);③ dout<=datab when ce=’1’ and rd=’1’ else ④(others=>’1’);? ? 程序中 datab 为双向端口，编程时应注意的是，当 datab 作为输出且空闲时，必须将其设为高阻态挂起，即有类似第②行的语句，否则实现后会造成端口死锁。而当 datab 作为有效输入时，datab 输出必须处于高阻态，对于该例子中即，当 ce=’1’ and rd=’1’时，二．信号和变量
常数、信号和变量是 vhdl 中最主要的对象，分别代表一定的物理意义。常数对应于数字电路中的电源或地；信号对应某条硬件连线；变量通常指临时数据的局部存储。信号和变量功能相近，用法上却有很大不同。
表 1 信号与变量主要区别
信
号 变量
赋值延迟 至少有△延时 无，立即变化 相关信息 有，可以形成波形 无，只有当前值 进程敏
感 是 否 全局性 具有全局性，可存在于多个进程中 只能在某个进程或子程序中有效 相互赋值关系 信号不能给变量赋值 变量可以给信号赋值
对于变量赋值操作无延迟，初学者认为这个特性对 vhdl 设计非常有利，但这只是理论上的。基于以下几点原因，我们建议，编程时还是应以信号为主，尽量减少变量的使用。
（1）变量赋值无延时是针对进程运行而言的，只是一个理想值，对于变量的操作往往被综合成为组合逻辑的形式，而硬件上的组合逻辑必然存在输入到输出延时。当进程内关于变量的操作越多，其组合逻辑就会变得越大越复杂。假设在一个进程内，有关于变量的 3 个 级连操作，其输出延时 分别为 5ns,6ns,7ns,则其最快的时钟只能达到 18ns。相反，采用信号编程，在时钟控制下，往往综合成触发器的形式，特别是对于 fpga 芯片而言，具有丰富的触发器结构，易形成流水作业，其时钟频率只受控于延时最大的那一级，而不会与变量一样层层累积。假设某个设计为 3 级流水作业，其每一级延时分别为 10ns,11ns,12ns,则其最快时钟可达 12ns。因此，采用信号反而更能提高设计的速度。（2）由于变量不具备信息的相关性，只有当前值，因此也无法在仿真时观察其波形和状态改变情况，无法对设计的运行情况有效验证，而测试验证工作量往往会占到整个设计
70％～80％的工作量，采用信号则不会存在这类问题。
（3）变量有效范围只能局限在单个进程或子程序中，要想将其值带出与其余进程、子模块之间相互作用，必须借助信号，这在一定程度上会造成代码不够简洁，可读性下降等缺点。
当然，变量也具有其特殊的优点，特别是用来描述一些复杂的算法，如图像处理，多维数组变换等。
三．位（矢量）与逻辑（矢量）bit 或其矢量形式 bit_vector只有’0’和’1’两种状态，数字电路中也只有’0’和’1’两种逻辑，因此会给初学者一个误区，认为采用位（矢量）则足够设计之用，而不必像std_logic那样出现’x’,’u’,’w’各种状态，增加编程难度。但实际情况却并非如此，以一个最简单 d型触发器设计为例 ? ? ① process(clk)② begin ③ if clk’event and clk=’1’ then ④ q<=d;⑤ end if;⑥ end process;? ? 实际中 clk 对数据端 d的输入有一定的时间限制，即在 clk 上升沿附近（建立时间和保持时间之内），d必须保持稳定，否则 q输出会出现亚稳态，如下图所示。
当 clk 和 d时序关系不满足时，由于 bit 只有’0’或’1’，系统只能随机的从’0’和’1’中给 q 输出，这样的结果显然是不可信的；而采用 std_logic 类型，则时序仿真时会输出为一个’x’，提醒用户建立保持时间存在问题，应重新安排 d和 clk 之间时序关系。
此外，对于双向总线设计（前面已提及）、fpga/cpld上电配置等问题，如果没有’z’,’x’等状态，根本无法进行设计和有效验证。
四．关于进程
进程（process）是 vhdl 中最为重要的部分，大部分设计都会用到 process 结构，因此掌握process 的使用显得尤为重要。以下是初学和使用 process 经常会出错的例子。1.多余时钟的引入
在设计时往往会遇到这种情况，需要对外部某个输入信号进行判断，当其出现上跳或下跳沿时，执行相应的操作，而该信号不像正常时钟那样具有固定占空比和周期，而是很随机，需要程序设计判断其上跳沿出现与否。这时，很容易写出如下程序：
① process(ctl_a)-贪吃蛇
一、课程设计目的
1)巩固和加深所学电子技术课程的基本知识，提高综合运用所学知识的能力； 2)培养根据课题需要选用参考书、查阅手册、图表和文献资料的能力，提高学生独立解决工程实际问题的能力 3)通过设计方案的分析比较、设计计算、元件选择及电路安装调试等环节．初步掌握简单实用电路的工程设计方法。4)提高动手能力．掌握常用仪器设备的正确使用方法，学会对简单实用电路的实验调试和对整机指标的测试方法，5）学习vhdl和verilog hdl语言，熟悉de0电路板。提高对软件与硬件之间关系的认识与了解
二、设计任务与要求
设计任务：设计一个贪吃蛇小游戏
要求和指标：
1.用ps2键盘作为输入设备，用lcd作为显示器。2.自定义蛇的图像和老鼠的图像，用四个按键控制蛇的运动方向，完成贪食蛇游戏，蛇撞“墙”、边或者游戏时间到，游戏结束。3.老鼠出现的地方是随机的，在某个地点出现的时间是蛇走15步的时间，如果15步之内没有被吃掉，它就会在其它地方随机出现。;4.在旁边显示得分情况和游戏的剩余时间。
三、方案设计与论证
1、vga显示
vga标准是一种计算机显示标准，最初是由ibm公司在1987 年提出的一种
视频传输标准，在彩色显示器领域得到了广泛应用。vga管脚中，vga_hs和vga_vs分别是水平扫描信号和竖直扫描信号，vga_r, vga_g和vga_b是颜色控制信号，控制当前显示的像素色彩。利用水平扫描信号和竖直扫描信号实现二维平面的像素扫描显示，程序中中我們利用cnt_h与cnt_v信号来控制，以确认程序正确的将色彩输出到屏幕上。将屏幕分成30*40的矩阵，每个矩阵块根据不同的值赋予不同的颜色。屏幕是从最左上角的（4,4）坐标开始扫描更新，可以将屏幕视为x-y平面來看，根据矩阵点值赋予不同颜色绘制游戏框架并且实时显示蛇与老鼠
在做vga显示前先进行了彩条显示，以确保颜色显示正确，结果如下：
根据彩条显示绘制游戏框架，并定义蛇与老鼠的颜色。
第四篇：简答题总结[模版]
2011—2006 古代文学史
（二）2011、1
三、名词解释题（本大题共4小题，每小题3分，共12分）36.西昆体 37.平话 38.“汤沈之争” 39.小说界革命
四、简答题（本大题共4小题，每小题5分，共20分）40.简述陈师道诗歌的艺术风格。41.简述《琵琶记》的戏剧结构特点。42.简述《三国演义》的悲剧精神。43.简述《长生殿》的曲词艺术。
五、论述题（本大题共2小题，每小题14分，共28分）44.试述周邦彦词的艺术特色。45.试述《红楼梦》叙事艺术的成就。2010、10
三、名词解释题（本大题共4小题，每小题3分，共12分）36.“易安体” 37.“借才异代” 38.张岱 39.新红学
四、简答题（本大题共4小题，每小题5分，共20分）40.欧阳修诗歌创作的散文化倾向主要表现是什么？ 41.简述元代“四大传奇”在艺术表现上的共同特点。42.简述明代戏剧的基本特征。43.简述南社的意义。
五、论述题（本大题共2小题，每小题14分，共28分）
44.试以《题竹石牧牛》、《登快阁》、《雨中登岳阳楼望君山二首》为例，论述“山谷体”的艺术特点和风格特征。
45.如何理解《长生殿》中的爱情描写？ 2010、1
三、名词解释题（本大题共4小题，每小题3分，共12分）36.元诗四家 37.前七子 38.唐宋派 39.肌理说
四、简答题（本大题共4小题，每小题5分，共20分）40.简述陈师道诗歌的艺术风格。
41．简析元杂剧《梧桐雨》中唐明皇的形象。42．《水浒传》中，“义”的人格观念表现在哪些方面？ 43．简述《老残游记》的体式、结构和新异的思想。
五、论述题（本大题共2小题，每小题14分，共28分）44．试论“山谷体”的风格特征。
45．试述《儒林外史》塑造的两组对立人物及其意义。2009 10
三、名词解释题（本大题共4小题，每小题3分，共12分）36.永嘉四灵 37.南戏 38.《圆圆曲》 39.新文体
四、简答题（本大题共4小题，每小题5分，共20分）40.简述辛弃疾词的语言艺术。
41.钟嗣成《录鬼簿》中将记载的已死才人分为哪三种？ 42.简述《长生殿》的艺术成就。
43.简述清代小说编创方式不断成熟的具体表现。
五、论述题（本大题共2小题，每小题14分，共28分）44.试论苏轼散文的总体艺术特色。
45.论述《三国演义》中类型化人物典型的艺术特征。
2009 1
三、名词解释题（本大题共4小题，每小题3分，共12分）
36.“妙悟”说 37.荆、刘、拜、杀 38.茶陵诗派 39.清初三大家
四、简答题（本大题共4小题，每小题5分，共20分）40.简述张孝祥词的艺术特点。41.简述宋元话本小说的艺术特点。
42.简述《二拍》对拟话本小说体制发展的贡献。43.简述冯桂芬对经世散文发展的贡献。
五、论述题（本大题共2小题，每小题l4分，共28分）44.赵翼《瓯北诗话》评苏轼诗云：“以文为诗，自昌黎始，至东坡益大放厥词，别开生面，成一代之大观。……（苏轼）才思横溢，触处生春。胸中书卷繁富，又足以供其左抽右旋，无不如意。其尤不可及者，天生健笔一枝，爽如哀梨，快如并剪，有必达之隐，无难显之情，此所以继李杜后为一大家也。”
请参照这一评论，论述苏轼诗歌的艺术特色。
45.试论《聊斋志异》在艺术手法上对唐传奇的超越。
2008 10
三、名词解释题(本大题共4小题，每小题3分，共12分)36．诚斋体 37．子弟书 38．才子佳人小说 39．诗界革命
四、简答题（本大题共4小题，每小题5分，共20分）40．简述金代“国朝文派”重要作家的诗歌风格。41．简述贯云石散曲的风格特点。
42．简述蒲松龄的经历对《聊斋志异》的影响。43．简述严复翻译文字的意义。
五、论述题（本大题共2小题，每小题14分，共28分）44．结合具体作品，论述陆游诗歌的艺术成就。45．试述《牡丹亭》浪漫主义的艺术成就。2008 1
三、名词解释题（本大题共4小题，每小题3分，共12分）36．王荆公体 37．《王粲登楼》 38．《封神演义》 39．南洪北孔
四、简答题（本大题共4小题，每小题5分，共20分）40．简述永嘉四灵诗歌的艺术特点。41．简析《李逵负荆》中李逵的形象。
42．简述冯梦龙《三言》雅俗共赏艺术追求的具体内涵。43．简述梁启超“新文体”的特点。
五、论述题（本大题共2小题，每小题14分，共28分）44．试论《梦窗词》的艺术特点。
45．《桃花扇》以明末复社文人侯方域与秦淮名妓李香君的爱情故事来反映南明弘光朝覆灭的历史，为后人提供历史与人生的借鉴。请就此阐述《桃花扇》的思想和社会意义。2007 10
三、名词解释(本大题共4小题，每小题3分，共12分)36.江湖诗派 37.才学小说 38.程甲本 39.同光体
四、简答题(本大题共4小题，每小题5分，共20分)40.简述《梧桐雨》的思想内容与艺术特色。41.简述窦娥的品格与反抗精神。42.简述《红楼梦》续书及分类。43.简述曾国藩对桐城派的改造。
五、论述题(本大题共2小题，每小题14分，共28分)44.试以《书愤》、《秋兴》、《夜归偶怀故人独孤景略》等为例，论述陆游律诗和绝句的 艺术特点。
45.论述金圣叹的小说理论及其贡献。2007 1
三、名词解释题（本大题共4小题，每小题3分，共12分）36．永嘉四灵 37．南戏 38．前七子 39．性灵诗派
四、简答题（本大题共4小题，每小题5分，共20分）40．简述梅尧臣诗歌的艺术特点。41．简述《单刀会》的艺术特点。42．简述金圣叹对小说理论的贡献。43．简述南社的意义。
五、论述题（本大题共2小题，每小题14分，共28分）44．试述白石词的艺术特色。
45．结合作品的情节、人物和典型道具，试述《桃花扇》的结构艺术。2006 10
三、名词解释题（本大题共4小题，每小题3分，共12分）
36．“兴趣” 37．《醒世姻缘传》 38．清初三大家 39．小说界革命
四、简答题（本大题共4小题，每小题5分，共20分）40．简述元杂剧《墙头马上》的艺术特色。41．简述王实甫《西厢记》在元杂剧体制上的创新。42．简述陈维菘词的创作特点。43．简述龚自珍诗歌的艺术特点。
五、论述题（本大题共2小题，每小题14分，共28分）
44．试结合《百步洪》
（二）、《琴诗》、《汲江煎茶》等诗，论述苏轼诗歌的艺术特色。45．试以“桃园三结义”、“怒鞭督邮”、“三顾茅庐”、“蒋干盗书”、“借东风”、“单刀赴会”、“失街亭”、“空城计”、“斩马谡”等故事为例，说明《三国演义》虚实相间的艺术观念及其写作技法。2006 1
三、名词解释题（本大题共4小题，每小题3分，共12分）36．半山诗 37．临川派 38．桐城派 39．谴责小说
四、简答题（本大题共4小题，每小题5分，共20分）40．简述“诚斋体”的艺术特征。41．简述马致远散曲的思想艺术特点。42．简析元杂剧《赵氏孤儿》的主题思想。43．《三国演义》进行艺术虚构的技法主要有哪些？
五、论述题(本大题共2小题，每小题14分，共28分)44．下面是南宋几位文学家对辛弃疾词的评论：
词至东坡，倾荡磊落，如诗如文，如天地奇观，岂与群儿雌声学语较工拙?然犹未至用经用史，牵《雅》《颂》入《郑》《卫》也。自辛稼轩前，用一语如此者，必且掩口。及稼轩，横竖烂熳，乃如禅宗棒喝，头头皆是；又如悲笳万鼓，平生不平事并巵酒，但觉宾主酣畅，谈不暇顾。词至此亦足矣。(刘辰翁《辛稼轩词序》)其词之为体，如张乐洞庭之野，无首无尾，不主故常；又如春云浮空，卷舒起灭，随其所态，无非可观。(范开《稼轩词序》)公所作大声镗鞳，小声铿，横绝六合，扫空万古，自有苍生以来所无。其秾丽绵密者，又不在小晏、秦郎之下。(刘克庄《稼轩集序》)请借助这些材料，论述辛弃疾词在词境开拓和艺术风格方面的成就。45．试论《红楼梦》的悲剧意义。
第五篇：简答题总结
1、请问绩效管理中有哪些矛盾冲突?应如何化解这些矛盾冲突?（1）①员工自我矛盾。②主管自我矛盾。③组织目标矛盾。
（2）①在绩效面谈中，做到以行为为导向.以事实为依据，以制度为准绳，以诱导为手段.本着实事求是、以理服人的态度，克服轻视员工错误观念，与员工进行沟通交流。
②在绩效考评中，将过去的、当前的以及今后可能的目标适当区分开.将近期绩效考评的目标与远期开发目标严格区分开，采用且体问题凡体分析解决的策略。
③简化科序.适当下放权限，鼓励下属参与。
2、简述影响企业员工薪酬水平的主要因素(1)影响员1个人薪酬水平的因素：
①劳动绩效。②工作条件。⑧年龄与工龄。④职务或岗位。⑤综合素质与技能。
(2)影响企业整体薪酬水平的因素： ①工会的力量。②行业工资水平。③地区工资水平。④产品的需求弹性。⑤企业的薪酬策略。⑥企业工资支付能力。⑦生活费用与物价水平。⑧劳动力市场供求状况。
1、考评阶段是绩效管理的重心，如何做好考评的组织实施工作？（1）考评的准确性。（2）考评的公正性。（3）考评结果的反馈方式。（4）考评使用表格的再检验。（5）考评方法的再审核。
2、请简要说明可以采取哪些方式来调整劳动关系？（1）劳动法律、法规对劳动关系的调整；（2）劳动合同规范的调整；（3）集体合同规范的调整；
（4）民主管理制度（职工代表大会、职工大会）的调整；（5）企业内部劳动规则（规章制度）的调整；（6）劳动争议处理制度的调整；（7）劳动监督检查制度的调整。
外部招募存在着以下不足：
① 筛选难度大，时间长 ②招募成本高，决策风险大
③新员工进入角色慢，影响内部员工积极性。公司采用内部招募方法具有以下优点： ①内部招聘的准确性高； ②内部招聘的员工适应快； ③内部招聘的激励性强；
④内部招聘费用较低。
1、在工作岗位分析准备阶段，主要应当做好哪些工作？
（1）根据工作岗位分析的总目标、总任务，对企业各类岗位的现状进行初步了解，掌握各种基本数据和资料。（2）设计岗位调查方案。
（3）做好员工的思想工作，说明该工作岗位分析的目的和意义。（4）根据工作岗位分析的任务、程序，分解成若干工作单元和环节，以便逐项完成。
（5）对工作分析的人员进行必要的培训。
2、如何运用无领导小组讨论进行人员选聘？
（1）无领导小组讨论法是对一组人同时进行测试的方法。（2）讨论小组一般由4至6人组成。
（3）不指定谁充当主持讨论的组长，也不布置议题与议程。（4）在小组讨论的过程中，测评者不出面干预。（5）测评过程中由几位观察者给每一个参试者评分。工作岗位调查的设计方案应包括以下项目：（1）明确岗位调查的目的（2）确定调查的对象和单位（3）确定调查项目
（4）确定调查表格和填写说明（5）确定调查的时间、地点和方法
确定和调整最低工资标准应考虑的因素：
（1）劳动者本人及平均赡养人口的最低生活费用（2）社会平均工资水平（3）劳动生产率（4）就业状况
（5）地区之间经济发展水平的差异
1、简要说明劳务外派工作的基本程序。
答：1)、个人填写《劳务人员申请表》，进行预约登记。
2)、外派公司负责安排雇主面试劳务人员，或将申请人留存的个人资料推荐给雇主挑选
3)、外派公司与雇主签订劳务合同，并由雇主对录用人员发邀请函。(1分)4)、录用人员递交办理手续所需的有关资料。5)、劳务人员接受出境培训。
6)、劳务人员到检疫机关办理国际旅行《健康证明书》《预防接种证书》。(1分)
7)、外派公司负责办理审查、报批、护照、签证等手续。8)、离境前缴纳有关费用。
2、简要说明员工满意度调查的基本步骤。
答：1)、确定调查对象。2)、确定满意度调查指向。3)、确定调查方法。4)、确定调查组织。5)、调查结果分析。
行为锚定等级评价法具有哪些优势和不足? 优势：
1)、对员工绩效的考量更加精确。(1分)2)、绩效考评标准更加明确。(1分)3)、具有良好的反馈功能。(1分)4)、具有良好的连贯性。(1分)5)、具有较高的信度。(1分)6)、考评的维度清晰。(1分)7)、各绩效要素的相对独立性强。(1分)8)、有利于综合评价判断。(1分)不足：
1)、设计和实施的费用高。(1分)2)、费时费力。(1分)
1、请简要说明企业工资奖金调整方案的设计方法。
(1)根据员工定级、入级规定，根据工作岗位评价结果、能力评价结果或绩效考核结果给员工入级；
(2)按照新的工资奖金方案确定每个员工的岗位工资、能力工资和奖金；
(3)如果出现某员工薪酬等级降低，原来的工资水平高于调整后的工资方案，根据过渡办法中的有关规定，一般维持原有的工资水平，但薪酬等级按调整后的方案确定；
(4)如果出现员工薪酬等级没有降低，但调整后的薪酬水平比原有的低，则应分析原因，以便重新调整方案；
(5)汇集测算中出现的问题，供上级参考，以便对调整方案进行完善。
2、简要说明签订集体合同的程序。
(1)确定集体合同的主体；(2)协商集体合同；
(3)政府劳动行政部门审核；(4)经过审核，集体合同生效；(5)公布集体合同。
l、简要说明岗位规范的定义和主要内容。（1）岗位规范的定义
岗位规范亦称劳动规范、岗位规则或岗位标准，它是对组织中各类岗位某一专项事物或对某类员工
劳动行为、素质要求等所做的统一规定。（2）岗位规范的主要内容是： ①岗位劳动规则。②定员定额标准。③岗位培训规范。④岗位员工规范。
2、简要说明绩效面谈的种类。
（1）按照绩效面谈的内容和形式，绩效面谈可区分为 ①绩效计划面谈。②绩效指导面谈。③绩效考评面谈。④绩效总结面谈。
（2）按照绩效面谈的具体过程及其特点，绩效面谈又区分为： ①单向劝导式面谈。②双向倾听式面谈。③解决问题式面谈。④综合式绩效面谈。
1、请简述企业培训制度的基本内容。
⑴制度企业员工培训制度的依据；
⑵实施员工培训的宗旨与目的；
⑶企业员工培训制度实施办法；
⑷企业培训制度的核准与施行；
⑸企业培训制度的解释与修订权限的规定。
1、简述应用程序分析和动作研究等方法的具体工作步骤
（１）首先，要考察现行的程序，采用“５Ｗ１Ｈ”法，提出各种问题。
（２）然后，在上述考察的基础上，运用动作经济原理，再做好四个方面的工作： ①取消所有不必要的动作；
②合并重复的工作；
③重新调整所有的工作，使作业更有条理和效率
④检查各项具体操作能否简化。并在此基础上，拟定出新方法；
（３）最后，对新方法做出评价。
1、请简要说明企业员工绩效管理总系统的设计流程及各阶段的主要任务。
解析：
（一）绩效管理总流程的设计，可包括5个阶段：准备阶段、实施阶段、考评阶段、）总结阶段、应用开发阶段。
（二）各阶段的主要任务 1.准备阶段：
（1）明确绩效管理的对象，以及各个管理层级的关系。（2）正确选择考评方法。
（3）提出企业各类人员的绩效考评要素（指标）和标准体系。（4）对绩效管理的运行程序实施步骤提出具体要求。
（5）培训考评者，思想上、组织上有充分的准备，做好宣传解释工作。2.实施阶段
（1）严格执行绩效管理制度的有关规定，认真完成各项工作任务（2）通过提高员工的工作绩效增强核心竞争力（3）收集信息并注意资料的积累 3.考评阶段：
做好考评准确性、公正性、考评结果的反馈方式、考评使用表格的再检验、考评方法的再审核。4.总结阶段
(1)形成考评结果的分析报告
(2)写出对企业现存问题的分析报告
（3）制定下一期人力资源管理各方面的调整计划（4）提出调整和修改绩效管理体系的具体计划 5.应用开发阶段
重视考评者绩效管理能力的开发、被考评者和组织的绩效开发及绩效管理的系统开发。
2、企业应如何把培训落到实处：
①培训前做好培训需求分析，包括培洲层次分析、培训对象分析、培训阶段分析。②尽量设立可以衡量的、标准化的培训目标。
③开发合理的培训考核方案，设计科学的培训考核指标体系。④实施培训过程管理，实现培训中的互动。⑤重视培训的价值体现。
1、简要说明工业工程（IE）的基本功能及其内容。
（1）工业工程（IE）的基本功能是：研究人员、物料、设备、能源、信息所组成的集成系统，进行设计、改善和设置。（2）工业工程（IE）的具体表现为以下四个方面的内容：
①规划。确定一个组织在未来一定时期内从事生产所应采取的特定行动的预备活动。
②设计。实现某一既定目标而创建具体实施系统的前期工作。③评价。对现存的各种系统、计划方案，以及个人与组织业绩的评审与鉴定。④创新。对现存各系统的改进和提出崭新的、富于创造性和建设性见解的活动。
2、简要说明什么是标准工作时间以及限制延长工作时间的措施。
（1）标准工作时间是指，由国家法律制度规定的，在正常情况下劳动者从事工作或劳动的时间。（2）限制延长工作时间的措施包括：
①条件限制。用人单位由于生产经营需要，经与工会和劳动者协商可延长工作时间。
②时间限制。用人单位延长工作时间，一般每日不得超过1小时；因特殊原因需要的，每日不得超过3小时，但每月不得超过36小时。
③提高劳动报酬限制。用人单位应当以高于劳动者正常工作时间的工资标准支付延长工作时间的劳动报酬。
④人员限制。怀孕7个月以上和哺乳未满一周岁婴儿的女职工，不得安排其延长工作时间
一个完整的培训规划，应包括以下内容：
①培训项目的确定。②培训内容的开发。③实施过程的设计。④评估手段的选择。
⑤培训资源的筹备。⑥培训成本的预算。
制定培训规划的步骤和方法包括：
①培训需求分析：决定员工现有绩效是否需要提高，以及在哪些方面和何种程度上来提高。
②工作说明：说明培训与什么工作有关或与什么无关。③任务分析：对岗位工作任务的培训需求进行分析，以选择切实可行的培训方法。
④排序：对培训活动按照时间顺序进行排序。⑤陈述目标：对培训目标作清楚明白的说明。⑥设计测验：设计有效的工具用来测评培训效果。⑦制定培训策略：根据培训面临的问题环境，来选择、制定相应的措施。⑧设计培训内容：将培训策略转化成具体的培训内容和培训程序。⑨实验：将培训规划进行实验，然后根据实验结果对之进行改善。
1、请简要说明企业工资奖金调整方案的设计方法。
（1）根据员工定级、入级规定，根据工作岗位评价结果、能力评价结果或绩效考核结果给员工入级；（2）按照新的工资奖金方案确定每个员工的岗位工资、能力工资和奖金；（3）如果出现某员工薪酬等级降低，原来的工资水平高于调整后的工资方案，根据过渡办法中的有关规定，一般维持原有的工资水平，但薪酬等级按调整后的方案确定；
（4）如果出现员工薪酬等级没有降低，但调整后的薪酬水平比原有的低，则应分析原因，以便重新调整方案；（5）汇集测算中出现的问题，供上级参考，以便对调整方案进行完善。
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