多功能数字钟的电路设计[共五篇]

第一篇：多功能数字钟的电路设计

多功能数字钟的电路设计

目录：

一、设计题目

二、设计任务和要求

三、电路原理分析与程序设计

四、元器件

五、仿真图

六、心得体会

七、参考文献资料

八、实物图

一、题目：多功能数字钟的电路设计

二、设计任务与要求

1）时钟显示功能，能够以十进制显示“时”、“分”、“秒”。2）具有校准时、分的功能。

3）整点自动报时，在整点时，便自动发出鸣叫声，时长1s。选做：

1）闹钟功能，可按设定的时间闹时。

2）日历显示功能。将时间的显示增加“年”、“月”、“日”。

三，电路原理分析与程序设计 1．数字钟的构成

数字钟实际上是一个对标准频率（1HZ）进行计数的计数电路。由于计数的起始时间不可能与标准时间（如北京时间）一致，故需要在电路上加一个校时电路，同时标准的1HZ时间信号必须做到准确稳定。通常使用石英晶体振荡器电路构成数字钟。一个具有计时、校时、报时、显示等基本功能的数字钟主要由振荡器、分频器、计数器、译码器、显示器、校时电路、报时电路等七部分组成。石英晶体振荡器产生的信号经过分频器得到秒脉冲，秒脉冲送入计数器计数，计数结果通过“时”、“分”、“秒”译码器译码，并通过显示器显示时间。数字钟的整机逻辑框图如下：

振荡器译 码 显 示 电 路时计数器分计数器秒计数器

校时电路报时电路多级分频器

1)555秒脉冲发生电路与晶振秒脉冲发生电路的比较

555与RC组成的多谐振荡器，产生频率 f=1kHz的方波信号，则可设计出相应的电路，其中RP可微调振荡器的输出频率f。555由电阻分压器、电压比较器、基本R-S触发器、放电三极管和输出缓冲器5部分组成。要产生秒脉冲既可以采用555脉冲发生电路也可以采用晶振脉冲发生电路。但是相比二者的稳定性，晶振电路比555电路能够产生更加稳定的脉冲，所以最后决定采用晶振脉冲发生电路。石英晶体振荡器的特点是振荡频率准确、电路结构简单、频率易调整，它是电子钟的核心，用它产生标准频率信号，再由分频器分成秒时间脉冲。晶体振荡器电路给数字钟提供一个频率稳定准确的32768Ｈz的方波信号，可保证数字钟的走时准确及稳定。不管是指针式的电子钟还是数字显示的电子钟都使用了晶体振荡器电路。

2)分频器电路

时间标准信号的频率很高，要得到秒脉冲，需要分频电路。分频器电路将32768Ｈz的高频方波信号经32768（）次分频后得到1Hz的方波信号供秒计数器进行计数。分频器实际上也就是计数器。

3)时间计数器电路

整个计数器电路由秒计数器、分计数器、时计数器串接而成。秒计数器和分计数器各自由一个十进制计数器和一个六进制计数器串接组成，形成两个六十进制计数器。时计数器可由两个十进制计数器串接并通过反馈接成二十四制计数器。这次的试验我取用了74390芯片，它的逻辑电路图如图：

引脚图：

4)译码驱动电路

译码驱动电路将计数器输出的8421BCD码转换为数码管需要的逻辑状态，并且为保证数码管正常工作提供足够的工作电流。译码器由六片74LS48组成，74LS48驱动器是与8421BCD编码计数器配合用的7段译码驱动器。一片74LS48驱动一只数码，74LS48是集电极开路输出，为了限制数码管的导通电流，在72LS48的输出与数码管的输入端之间均应串有限流电阻。74LS48的引脚图为：

5)数码管

数码管通常有发光二极管（LED）数码管和液晶（LCD）数码管，本设计提供的为ＬＥＤ数码管。用七段发光数码管来显示译码器输出的数字，发光数码管有两种：共阳极或共阴极。74LS48驱动器是高电平输出，采用共阴极数码管。数码管的引脚如图：

6）校时电路

刚接通电源或走时不准时，都需要进行时间校准。实现校时电路的方法有很多，采用基本R-S触发器构成单脉冲发生器是其中的一种，其中采用74LS00和74LS04芯片，它们的引脚如图：

总的电路如图：

校时电路

2，数字钟的工作原理：

1）秒脉冲晶体振荡器

晶体振荡器是构成数字式时钟的核心，它保证了时钟的走时准确及稳定。由于晶体具有较高的频率稳定性及准确性，从而保证了输出频率的稳定和准确。晶体XTAL的频率选为32768HZ。该元件专为数字钟电路而设计，其频率较低，有利于减少分频器级数。从有关手册中，可查得C1、C2均为20pF。当要求频率准确度和稳定度更高时，还可接入校正电容并采取温度补偿措施。由于CMOS电路的输入阻抗极高，因此反馈电阻R1可选为22MΩ。较高的反馈电阻有利于提高振荡频率的稳定性。通常，数字钟的晶体振荡器输出频率较高，为了得到１Ｈz的秒信号输入，需要对振荡器的输出信号进行分频。通常实现分频器的电路是计数器电路，一般采用多级２进制计数器来实现。例如，将３２７６８Ｈz的振荡信号分频为１ＨZ的分频倍数为３２７６８（２１５），即实现该分频功能的计数器相当于１５极２进制计数器。常用的２进制计数器有７４LS74等。本实验中采用CD4060来构成分频电路。CD4060在数字集成电路中可实现的分频次数最高，而且CD4060还包含振荡电路所需的非门，使用更为方便。ＣＤ４０６０计数为１４级２进制计数器，可以将３２７６８ＨZ的信号分频为２ＨZ。

CD4060秒脉冲振荡发生器

2）时间计数单元

时间计数单元有时计数、分计数和秒计数等几个部分。时计数单元一般为24进制计数器计数器，其输出为两位８４２１ＢＣＤ码形式；分计数和秒计数单元为６０进制计数器，其输出也为８４２１ＢＣＤ码。一般采用10进制计数器74HC390来实现时间计数单元的计数功能。为减少器件使用数量，可选７４ＨＣ３９０，其内部逻辑框图如图所示。该器件为双２—５－１０异步计数器，并且每一计数器均提供一个异步清零端（高电平有效）。

74HC390(1/2)内部逻辑框图

秒个位计数单元为１０进制计数器，无需进制转换，只需将ＱＡ与ＣＰＢ（下降沿有效）相连即可。ＣＰＡ（下降没效）与１ＨZ秒输入信号相连，Ｑ３可作为向上的进位信号与十位计数单元的ＣＰＡ相连。秒十位计数单元为６进制计数器，需要进制转换。将１０进制计数器转换为６进制计数器的电路连接方法如图所示，其中Ｑ２可作为向上的进位信号与分个位的计数单元的ＣＰＡ相连。

10进制——6进制计数器转换电路

分个位和分十位计数单元电路结构分别与秒个位和秒十位计数单元完全相同，只不过分个位计数单元的Ｑ３作为向上的进位信号应与分十位计数单元的ＣＰＡ相连，分十位计数单元的Ｑ２作为向上的进位信号应与时个位计数单元的ＣＰＡ相连。

时个位计数单元电路结构仍与秒或个位计数单元相同，但是要求，整个时计数单元应为24进制计数器，不是１０的整数倍，因此需将个位和十位计数单元合并为一个整体才能进行24进制转换。利用１片７４ＨＣ３９０实现24进制计数功能的电路。

3）译码驱动及显示单元

计数器实现了对时间的累计以8421BCD码形式输出，选用显示译码电路将计数器的输出数码转换为数码显示器件所需要的输出逻辑和一定的电流，选用74LS48作为显示译码电路，选用LED数码管作为显示单元电路。

4）校时电源电路

当重新接通电源或走时出现误差时都需要对时间进行校正。通常，校正时间的方法是：首先截断正常的计数通路，然后再进行人工出触发计数或将频率较高的方波信号加到需要校正的计数单元的输入端，校正好后，再转入正常计时状态即可。

根据要求，数字钟应具有分校正和时校正功能，因此，应截断分个位和时个位的直接计数通路，并采用正常计时信号与校正信号可以随时切换的电路接入其中。如图所示为校时电路，校正电路

5）整点报时电路

一般时钟都应具备整点报时电路功能，即在时间出现整点前数秒内，数字钟会自动报时，以示提醒。其作用方式是发出连续的或有节奏的音频声波，较复杂的也可以是实时语音提示。根据要求，电路应在整点前1秒钟内开始整点报时，即当时间在59分59秒时，报时电路报时控制信号。报时电路选74HC30，选蜂鸣器为电声器件。

四、元器件

5V电源，电路板 1块，跳线若干，共阴数码管 1个，100Ω电阻 42个，3.3KΩ电阻 2个，22MΩ电阻 1个，20PF电容 2个，0.01uF 1个，32.768k时钟晶体 1个，蜂鸣器 1个，CD4060 1个，74LS74 1个，74LS30 1个，74LS48 6个，74LS390 3个，74LS00 3个，74LS08 1个，74LS04 1个，开关 2个。

五、仿真图

由于所用的仿真器所限制，有的元件并不能被利用，所以秒脉冲和校时信号都用了波形发生器代替了。

六、设计体会

通过这次对数字钟的设计与制作，让我了解了设计电路的程序，也让我了解了关于数字钟的原理与设计理念，要设计一个电路总要先用仿真仿真成功之后才实际接线的。但是最后做出来的并不是与仿真时一样的，这还需要自己去做出一些调整。因为，再实际接线中有着各种各样的条件制约着。而且，在仿真中无法成功的电路接法，在实际中因为芯片本身的特性而能够成功。此外，实际的元器件的引脚与仿真器中的是不同的。所以，在设计时应考虑两者的差异，从中找出最适合的设计方法，尤其要注意在电路板上的布局。通过这次学习，让我对各种电路都有了大概的了解，所以说，坐而言不如立而行，对于这些电路还是应该自己动手实际操作才会有深刻理解。在动手制作之前由于对一些关于所做电路的资料、原理，以及如何检测电路的方法，还有关于检测芯片的方法都不太熟悉，所以很容易会选错芯片或者出现一些错误。如果在开始的时候有这方面的资料那就会有助于我们进一步的进入状况，完成设计。

七、参考文献

《数字电子技术基础》 《电工电子技术试验》

八、实物图

第二篇：多功能数字钟电路设计报告

脉冲与数字电路课程设计

多 功 能 数 字 电 子 钟 的 设 计

脉冲与数字电路课程设计

目录

一、准备阶段...........................3 1.了解多功能数字钟的主体电路逻辑图，并用CAD技术绘制电路图…………………………………….3 2.查询各个元器件的功能和管脚排列…………..3 3.本组实验译码显示单元电路的介绍………….7

二、目的及意义………………9

三、原理………………………10

四、安装、调试………………11

五、体会………………………12

脉冲与数字电路课程设计

数字电子技术课程设计

——多功能数字钟

一、准备阶段

1.多功能数字钟的主体电路逻辑图：3 83 83 83 83 83 8g a74LS48(6)A3A2A1A0g a74LS48(5)A3 A2 A1 A0BS2026g a74LS48(4)A3 A2 A1 A0g a74LS48(3)A3 A2 A1 A0g a74LS48(2)A3 A2 A1 A0g a74LS48(1)A3 A2 A1 A06217&51Q1D21Q11RD1CP&176235 Q3 Q2 Q1 Q0 U/D74LS191 D3 D2 D1 D0 G CP LD&11910115414174LS74&& ＋5V3.3k391112 Q3 Q2 Q1 Q074LS92(2)R0(1CPBCPA9114 Q3 Q2 Q1 Q074LS90(5)R0(1)R9(1)CPBCPA9 Q3 Q2 Q1 Q074LS92(1)R0(1)CPBCPA Q3 Q2 Q1 Q074LS90(4)R0(1)R9(1)CPBCPA&11Hz校时脉冲&分十位进位脉冲&1&秒十位进位脉冲0.01F2k10k76218＋5V3.3k41kHz500HzS23.3k＋5V10HzQ0Q374LS90(2)CPACPBR0(1)R9(1)0.01FS11Hz5.1k55530.1F51211Q0Q374LS90(1)CPACPBR0(1)R9(1)14126Q0Q374LS90(3)CPACPBR0(1)R9(1)0.01F

（Protel DXP软件绘制图）2.各个元器件的功能和管脚排列：

555振荡器：

脉冲与数字电路课程设计

R12kRP10k7R25.1k62C10.1F18＋5V45553vo5C20.01F如果精度要求不高也可以采用

分频器电路图

秒脉冲信号发生器：

秒脉冲信号发生器是数字电子钟的核心部分，它的精度和稳定度决定了数字钟的质量。由振荡器与分频器组合产生秒脉冲信号。

●

振荡器: 通常用555定时器与RC构成的多谐振荡器，经过调整输出1000Hz脉冲。

●

分频器: 分频器功能主要有两个，一是产生标准秒脉冲信

号，一是提供功能扩展电

路所需要的信号，选用三片74LS90进行级联，因为每片为1/10

分频器，三片级联好

获得1Hz标准秒脉冲。其电路图如下：

脉冲与数字电路课程设计

秒 脉 冲 信 号 发 生 器

时分秒计数器：

分和秒计数器都是模M=60的计数器其计数规律为00—01—…—58—59—00…选74LS92作十位计数器，74LS90作个位计数器，再将它们级联组成模数M=60的计数器时计数器是一个“12翻1”的特殊进制计数器即当数字钟运行到12时59分59秒时，秒的个位计数器再输入一个秒脉冲时，数字钟应自动显示为01时00分00秒，实现日常生活中习惯用的计时规律选用74LS191和74LS74，其电路见本章

时计数器的每位输出分别送到相应七段译吗管的输入端，便可以进行不同数字的显示。在译码管输出与数码管之间串联电阻R作为限流电阻。

译码显示电路

故本次实验的译码显示采用共阴极七段数码管和译码器74LS48组成。

74LS管脚图

数码管的检测：

用万用表检测，调至欧姆档，500欧，红表笔接数码管3脚或6脚，黑表笔接数码管其它各个管脚，依次检测。若数码管各段都有正常发光，则该数码管正常。

数码管管脚图

：

脉冲与数字电路课程设计

二、目的及意义

1.设计目的：

① 准确计时，以数字形式显示时、分、秒的时间； ② 小时的计时要求为“12翻1”,分和秒的计时要求为60进位； ③ 校正时间。

2.实验的意义：

数字钟是一种用数字电路技术实现时、分、秒计时的装置。与机械式时钟相比具有更高的准确性和直观性，且无机械装置，具有更长的使用寿命，因此等到了广泛的应用。数字钟从原理上讲是一种典型的数字电路，其中包括了组合逻辑电路和时序电路。

因此，我们本次设计和制作数字钟就是为了了解数字钟的原理，从而学会制作数字钟，而且通过数字钟的脉冲与数字电路课程设计

制作进一步的了解各种在制作中用到的各种中小规模集成电路的作用及实用方法。且由于数字钟包括组合逻辑电路和时序电路。通过它可以进一步学习与掌握各种组合逻辑电路与时序电路的原理与使用方法。

三、原理

数字电子钟由信号发生器、“时、分、秒”计数器、译码器及显示器、校时电路、整点报时电路等组成。秒信号产生器是整个系统的时基信号，它直接决定计时系统的精度，一般用555构成的振荡器加分频器来实现。将标准秒脉冲信号送入“秒计数器”，该计数器采用60进制计数器，每累计60秒发出一个“分脉冲”信号，该信号将作为“分计数器”的时钟脉冲。“分计数器”也采用60进制计数器，每累计60分，发出一个“时脉冲”信号，该信号将被送到“时计数器”。“时计数器”采用12进制计数器，可以实现一天24h的累计。译码显示电路将“时、分、秒”计数器的输出状态经七段显示译码器译码，通过六位LED显示器显示出来。整点报时电路是根据计时系统的输出状态产生一个脉冲信号，然后去触发音频发生器实现报时。校时电路是来对“时、分、秒”显示数字进行校对调整。其数字电子钟系统框图如下:

脉冲与数字电路课程设计

时显示器分显示器秒显示器定时控制主体电路时译码器分译码器秒译码器仿电台报时时计数器分计数器秒计数器报整点时数扩展电路校时电路1s触摸整点报时振荡器分频器

数字电子钟系统框图

四、安装调试

具体调试步骤及方法：

555定时器的输出信号和频率，输出频率

⑴用示波器检测应为1000HZ。

⑵将1000HZ信号送入分频器，用示波器检查各级分频器的输出频率是否符合要求。

⑶将1HZ秒脉冲分别送入时、分、秒计数器，检查各组计数器的工作情况。

⑷观察校时电路的功能是否符合要求。

⑸当分频器和计数器调试正常后，观察电子钟是否准确、正常的工作。

五、实验过程中遇到的问题及解决方

脉冲与数字电路课程设计

法

我们在数字显示部分调试时。调试过程中秒的显示中十进制没有问题，但是不进位，经过检查发现是进位线连错了。依次向分显示排查，发现分显示也不正常，结果发现我们是在分显示的一个74LS90下面没有接电源，接上电源后发现分显示正常。在时显示部分发现74LS20的一个输出线应该是接74LS74的非S端，我们接错了，改了之后显示部分基本上就没什么问题了。其它部分没有需要多进行调试，主要是我们在接这些地方时，一起对着逻辑电路参考图以及集成电路引出端功能图，一根线一根线地检查，每连接完一根线就在参考图上标记一个，这样比较容易发现是否漏连了线，所以这些地方在调试的时候没出现什么问题。

六、心得体会

通过这次对数字钟的设计与制作，让我们了解了设计电路的程序，也让我了解了关于数字钟的原理与设计理念，要设计一个电路总要对着一个参考电路图才可以连接的。但是最后的成品却不一定与理想的完全一样，因为在实际接线中有着各种各样的条件制约着，所以要合理布局这样连出来的成品才比较美观。通过这次学习，让我对各种电路都有了进一步的了解，所以说，坐而言不如立而行，对于这些电路还是应该自己动手实际操作才会有深刻理解。在这次实验连接

脉冲与数字电路课程设计

中，发现了一个极大的问题，那就是电路连接过程中一定要细心，耐心。这两点是至关重要的，在连接电路图时很是麻烦，但是必须定下心来，慢慢连接，在调试过程中，任何问题有可能导致致命的失误，我们必须一点一点地检查，这就要我们有足够的耐心，从小处着手，从每根导线入手。在现实生活中也是如此。通过这次课程设计，我的动手能力也得到了加强。

CD4060由一振荡器和14级二进制串行计数器位组成，振荡器的结构可以是RC或晶振电路，CR为高电平时，计数器清零且振荡器使用无效。所有的计数器位均为主从触发器。在CP1(和CP0)的下降沿计数器以二进制进行计数。在时钟脉冲线上使用斯密特触发器对时钟上升和下降时间无限制。

脉冲发生器是数字钟的核心部分，它的精度和稳定度决定了数字钟的质量，通常用晶体振荡器发出的脉冲经过整形、分频获得1Hz的秒脉冲。如晶振为32768 Hz，通过15次二分频后可获得1Hz的脉冲输出，电路图如图2所示

脉冲与数字电路课程设计

脉冲与数字电路课程设计

第三篇：多功能数字钟

课程设计任务书

学生姓名：专业班级：指导教师：工作单位：题目:多功能数字钟的设计与实现初始条件：

本设计既可以使用集成译码器、计数器、定时器、脉冲发生器和必要的门电路等，也可以使用单片机系统构建多功能数字钟。用数码管显示时间计数值。

要求完成的主要任务:（包括课程设计工作量及技术要求，以及说明书撰写等具体要求）

1、课程设计工作量：1周。

2、技术要求：

1）设计一个数字钟。要求用六位数码管显示时间，格式为00：00：00。

2）具有60进制和24进制（或12进制）计数功能，秒、分为60进制计数，时为24进制（或12进制）计数。

3）有译码、七段数码显示功能，能显示时、分、秒计时的结果。

4）设计提供连续触发脉冲的脉冲信号发生器，5）具有校时单元、闹钟单元和整点报时单元。

6）确定设计方案，按功能模块的划分选择元、器件和中小规模集成电路，设计分电路，画出总体电路原理图，阐述基本原理。

3、查阅至少5篇参考文献。按《******大学课程设计工作规范》要求撰写设计报告书。全文用A4纸打印，图纸应符合绘图规范。

时间安排：

1、年月

2、年月日，方案选择和电路设计。

3、年月日，电路调试和设计说明书撰写。

4、年月

指导教师签名：年月日 系主任（或责任教师）签名：年月日

第四篇：多功能数字钟课程设计

多功能数字钟

朱安烟

（安阳师范学院 物电学院, 河南 安阳 455002）

摘要：时钟相比具有更高的准确性和直观性

因此得到了更加广泛的使用。数字钟从原理上讲是一种典型的数字电路，其中

本设计采用六位LED

24小时计时方式根据数码管动态显示原理来进行显示。用晶振产生振荡脉加以分频得到所需的钟表秒脉冲,利用纯数字电路，实现数字电子时钟功能,时间重置功能。此次数字钟的理图设计，PCB图的制作主要是基于altium designer软件，利用proteus7.7软件进行仿真，最终本设计实现24小时的时钟计时、时间重置功能。

关键词：LED数码管

时序电路

逻辑电路

时钟

校时引言

仅向。方案论证：

2.1方案一

由于是数字钟的设计，可以用单片机AT89C51来实现计数功能，相对于纯数字电路来讲它具有功耗低、体积小、使用方便等优点。但在大二下半学期初期，对单片机方面的内容知识还不够完善，加上用单片机为核心来做数字钟还需做编程，对自身来说又是一难点。不过此法可以待以后，学习知识完善后再考虑。

2.2 方案二

继而考虑到用原先学过的纯数字电路来做，以74Ls160来做为计数的芯片，用六片分别实现 数字钟的小时、分、秒、的计数，并用晶振加以分频产生数字钟所需的秒脉冲。

从以上两种方案，很容易看出，采用方案二，用此法做即可以复习回顾早期学习的数电模电知识，又避免了单片机知识不足的问题，故用此法。结果与讨论

3.1.1数字钟主要计数芯片为74ls160其引脚图如下：

这种同步可预置十进计数器是由四个D型触发器和若干个门电路构成，内部有超前进位，具有计数、置数、禁止、直接（异步）清零等功能。对所有触发器同时加上时钟，使得当计数使能输入和内部门发出指令时输出变化彼此协调一致而实现同步工作。这种工作方式消除了非同步（脉冲时钟）计数器中常有的输出计数尖峰。缓冲时钟输入将在时钟输入上升沿触发四个触发器。这种计数器是可全编程的，即输出可预置到任何电平。当预置是同步时，在置数输入上将建立一低电平，禁止计数，并在下一个时钟之后不管使能输入是何电平，输出都与建立数据一致。清除是异步的（直接清零），不管时钟输入、置数输入、使能输入为何电平，清除输入端的低电平把所有四个触发器的输出直接置为低电平。超前进位电路无须另加门，即可级联出n位同步应用的计数器。它是借助于两个计数使能输入和一个动态进位输出来实现的。两个计数使能输入（ENP和ENT）计数时必须是高电平，且输入ENT必须正反馈，以便使能动态进位输出。因而被使能的动态进位输出将产生一个高电平输出脉冲，其宽度近似等于QA输出高电平。此高电平溢出进位脉冲可用来使能其后的各个串联级。使能ENP和ENT输入的跳变不受时钟输入的影响。电路有全独立的时钟电路。改变工作模式的控制输入（使能ENP、ENT或清零）纵使发生变化，直到时钟发生为止，都没有什么影响。计数器的功能（不管使能、不使能、置数或计数）完全由稳态建立时间和保持时间所要求的条件来决定。

管脚说明： CLR:清零复位端

当输入为低电平时有效

CLK：时钟信号接收端

A~D:读入

QA~QD:输出

ENT、ENP置一时芯片正常工作

LOAD:置数端

RCO：信号输出端

GND：接地

Vcc：接高

工作方式：

3.1.2 7段LED数码管

3.1.3 32.768KHZ晶振

32.768KHZ是一个标准的频率，晶振频率的应用主要有以下几个方面的参数：尺寸、负载电容、频率偏差、应用范围。按尺寸外形来分主要分为插件和贴片的；插件的主要有2*

6、3*

8、49s 等，贴片的就有很多种了，跟据各公司的设计可的型号有很多，例如：日本KDS晶振就有49SMD、DST310S、SM—14J、DST520、DST410S等。

3.1.4 CD4060分频器

CD4060由一振荡器和14级二进制串行计数器位组成，振荡器的结构可以是RC或晶振电路，CR为高电平时，计数器清零且振荡器使用无效。所有的计数器位均为主从触发器。在CP1(和CP0)的下降沿计数器以二进制进行计数。在时钟脉冲线上使用斯密特触发器对时钟上升和下降时间无限制 引脚功能：

/CP1：时钟输入端

/CP0：时钟输出端

/CP0：反相时钟输出端

Q4~Q10，Q12~Q14：计数器输出端

/Q14：第14级计数器反相输出端

VDD：电源正

VSS：电源负

CR：清零端 3.1.5 74ls48

功能介绍：

74LS48除了有实现7段显示译码器基本功能的输入（DCBA）和输出（Ya～Yg）端外，7448还引入了灯测试输入端（LT）和动态灭零输入端（RBI），以及既有输入功能又有输出功能的消隐输入/动态灭零输出（BI/RBO）端。

由7448真值表可获知7448所具有的逻辑功能：

（1）7段译码功能（LT=1，RBI=1）

在灯测试输入端（LT）和动态灭零输入端（RBI）都接无效电平时，输入DCBA经7448译码，输出高电平有效的7段字符显示器的驱动信号，显示相应字符。除DCBA = 0000外，RBI也可以接低电平，见表1中1～16行。

（2）消隐功能（BI=0）

此时BI/RBO端作为输入端，该端输入低电平信号时，表1倒数第3行，无论LT 和RBI输入什么电平信号，不管输入DCBA为什么状态，输出全为“0”，7段显示器熄灭。该功能主要用于多显示器的动态显示。

（3）灯测试功能（LT = 0）

此时BI/RBO端作为输出端，端输入低电平信号时，表1最后一行，与 及DCBA输入无关，输出全为“1”，显示器7个字段都点亮。该功能用于7段显示器测试，判别是否有损坏的字段。

（4）动态灭零功能（LT=1，RBI=1）

此时BI/RBO端也作为输出端，LT 端输入高电平信号，RBI 端输入低电平信号，若此时DCBA = 0000，表1倒数第2行，输出全为“0”，显示器熄灭，不显示这个零。DCBA≠0，则对显示无影响。该功能主要用于多个7段显示器同时显示时熄灭高位的零。

3.2 原理设计

整体电路设计方案：

3.2.1 振荡电路设计

振荡电路由振荡器产生的脉冲，振荡器是数字钟的核心。振荡器的稳定度及频率的精度决定了数字钟的精确程度，次处有555定时器和晶振两种产生秒脉冲的方法：555振荡器做振荡源一般用于精确度要求不高的场合，由门电路组成的多谐振荡器的振荡周期不仅与时间常数RC有关，而且还取决于门电路的阈值电压VTH，由于VTH容易受到温度、电源电压及干扰的影响，因此频率稳定性较差，只能用于对频率稳定性要求不高的场合。考虑到振荡频率的精确度与稳定性固采用晶振做为振荡源来实现振荡电路，得时钟脉冲更稳定，时间走的更准37.268KHz晶振 通过cd4060分频器进行十四分频得到0.5s的脉冲信号，再进行一个SN74LS74进行二分频得到所需的秒脉冲信号：

3.2.2 校时电路设计

根据电路设计所知需要在分处和小时处需要校时，分别在分和时个位向十位进位处各加一开关，另一端接地并且在与地之间接100pf电容为防止按键抖动。

电路设计如下：

当开关处于自然位置时分十位clk端所接为高电平，当开关按下时则引入一低电平实其clk端有一个下降沿脉冲接入，使其产生了校时功能。

3.2.3显示电路设计

显示电路是用74ls48驱动七段共阴数码管来作为时钟显示器。

电路设计如下：

3.2.4 计时电路设计

数字钟的秒和分位都是从0到60循环计数的，所以可以用用异步清零法设计60进制计数器作为秒和分的计数器。用异步置数法设计小时所用的24进制计数器。秒、分位设计电路如下：

3.3 程序调试过程

在板子焊接好以后通上5V电源发现六Led灯只有三个能完整亮出来，其余的都不亮或是亮的不全，而且秒位不走，校时按键不管用。问题很多。

开始调试：

1、首先调试的是秒位为何不走，先测晶振石否起振，测量后发现晶振正常起振，然后从74ls160的clk端用示波器测试一下没有脉冲信号输入，则找74ls74的输出口也无脉冲，以次往前推，最后测量出从74ls74输入端有正确的脉冲输入，输出端却无脉冲输出。观察后没有连接错误，故用万用表测vcc.end端都有正确的电平接入，再测量两点间是否有漏焊现象，最后测出一处漏焊点使D端与Q端没有接通。重新焊接后秒位正常计时。

2、秒位正常计时，但向秒的十位进位时总是显示从8到19，查阅资料可知，在第一个160芯片到第二个160芯片中缺一个非门，充当延时作用，使个位计数到9再来一个脉冲下计数时再向前进位。加上非门进位正常了。

3、秒位向分位进位正常，但校时按键不能用，且分位向十分位不能进位，通过观察焊接对比原理图与pcb图后发现，开关接地的一端弄反了，应是开关与接电容端相侧对着的端接地。这个错误导致开关不能用，亦使分的十位端的74ls160芯片clk段一直接了地，故不能使其正常进位。修改过后则可以正常进位，且两开关都能用了。

4、显示小时位的第一个数码管一直不亮，通过测量发现led数码管没有烧坏，能正常工作，通过对比PCB图观察没有焊接错误，用万用表测量则发现驱动次led的74ls48管没有正常接地，连接跳线处有一虚焊，重新焊接后恢复正常。

5、但分向小时不能进位，由示波器观察发现74ls160芯片clk端无脉冲输入，但十分位有脉冲输出，且导线也导通了，就观察原理图发现原理图一处错误，分向时进位时是分满60向前进一个脉冲，故分的TC端不用再接到时的CLK端了。找到错误后用镊子将板上的铜线划段，则正常进位了。

6、小时进位正常但显示的不是24进制，显示的是44进制，则推测可能是跳线连接错误，将显示小时的十位 74ls160芯片接B端连接成接C端了，故使其显示44进制，通过观察、对比pcb图，最后发现果然如此。修改过后小时为正常24进制了。

7、最后一个数码管有三段老是不亮，观察连接没有错误，测量焊接也正常，最后用万用表测量发现芯片没有问题，那三段不亮的数码管烧了。

8、调试好后在后来的观察中发现从秒向分进位时有时一下进两位，自己找不出来原因。问过老师后，老师说是由于防抖电容所致。尝试着将电容先划断试了一下就没有那种情况了。但此时校时开关由于抖动缘故，按一下有时跳3、4个位，校时不稳定了。结论

此数字钟相对于机械钟来说有低功耗，高精度，数字化显示和不易损坏等特点。符合人们日常家居及办公对钟表的要求，可以作为家居、办公等用表。

参考文献

[1] 佘新平数学电子技术基础 华中科技大学出版社 2009年

[2] 许树玲 丁电宽 王晋 电子技术及实验 内蒙古大学出版社2005年

[3] 佘新平数字电路设计·仿真·测试 华中大学出版社 2010年

附图: 电路原理图:

第五篇：多功能数字钟设计

课程设计任务书

课程设计名称学生姓名专业班级设计题目多功能数字钟设计

一、课程设计目的1、综合运用EDA技术，独立完成一个课题的设计，考察运用所学知识，解决实际问题的能力；

2、结合理论知识，考察阅读参考资料、文献、手册的能力；

3、进一步熟悉EDA技术的开发流程，掌握文件编辑、编译、仿真、下载验证等环节的实现方法和

应用技巧；

4、锻炼撰写研究报告、研究论文的能力；

5、通过本实践环节，培养科学和严谨的工作作风。

二、设计内容、技术条件和要求

l、能进行正常的时、分、秒计时功能，分别由6个数码显示24小时、60分钟的计数器显示。

2、能利用实验系统上的按钮实现“校时”、“校分”功能；

（1）按下“SA”键时，计时器迅速递增，并按24小时循环；

（2）按下“SB”键时，计时器迅速递增，并按59分钟循环，并向“时”进位；

（3）按下“SC”键时，秒清零；抖动的，必须对其消抖处理。

3、能利用扬声器做整点报时：

（1）当计时到达59’50”时开始报时，频率可为500Hz；

计满23小时后回零；计满59分钟后回零。

（2）到达59’59”时为最后一声整点报时，整点报时的频率可定为lKHz。

4定时闹钟功能

5、用层次化设计方法设计该电路，用硬件描述语言编写各个功能模块。

6、报时功能。报时功能用功能仿真的仿真验证，可通过观察有关波形确认电路设计是否正确。

三、时间进度安排

1周：(1)完成设计准备，确定实施方案；(2)完成电路文件的输入和编译；(4)完成功能仿真。

2周：(1)完成文件至器件的下载，并进行硬件验证；(2)撰写设计说明书。

四、主要参考文献

(1)谭会生、瞿遂春，《EDA技术综合应用实例与分析》，西安电子科技大学出版社，2004

(2)曹昕燕、周凤臣等，《EDA技术实验与课程设计》，清华大学出版社，2006

指导教师签字：2012年9月1日