分析高速PCB设计中影响信号完整性问题的关键因素

第一篇：分析高速PCB设计中影响信号完整性问题的关键因素

分析高速PCB设计中影响信号完整性问题的关键因素

信号完整性已经越来越成为高速PCB设计者的困扰，本文我们通过对影响信号完整性关键因素的分析，帮助设计者解决高速PCB设计中面临的信号完整性难题。

布线拓朴对信号完整性的影响

当信号在高速PCB板上沿传输线传输时可能会産生信号完整性问题。布线拓扑对信号完整性的影响，主要反映在各个节点上信号到达时刻不一致，反射信号同样到达某节点的时刻不一致，所以造成信号质量恶化。一般来讲，星型拓扑结构，可以通过控制同样长的几个分支，使信号传输和反射时延一致，达到比较好的信号质量。

在使用拓扑之前，要考虑到信号拓扑节点情况、实际工作原理和布线难度。不同的Buffer，对於信号的反射影响也不一致，所以星型拓扑并不能很好解决上述数琣a址总线连接到FLASH和SDRAM的时延，进而无法确保信号的质量；另一方面，高速的信号一般在DSP和SDRAM之间通信，FLASH加载时的速率并不高，所以在高速仿真时只要确保实际高速信号有效工作的节点处的波形，而无需关注FLASH处波形；星型拓扑比较菊花链等拓扑来讲，布线难度较大，尤其大量数据地址信号都采用星型拓扑时。RF布线是选择过孔还是打弯布线

分析RF电路的回流路径，与高速数字电路中信号回流不太一样。二者有共同点，都是分布参数电路，都是应用Maxwell方程计算电路的特性。但射频电路是模拟电路，有的电路中电压V＝V(t)、电流I=I(t)两个变量都需要进行控制，而数字电路只关注信号电压的变化V＝V(t)。因此，在RF布线中，除了考虑信号回流外，还需要考虑布线对电流的影响。即打弯布线和过孔对信号电流有没有影响。

此外，大多数RF板都是单面或双面PCB，并没有完整的平面层，回流路径分布在信号周围各个地和电源上，仿真时需要使用3D场提取工具分析，这时候打弯布线和过孔的回流需要具体分析；高速数字电路分析一般只处理有完整平面层的多层PCB，使用2D场提取分析，只考虑在相邻平面的信号回流，过孔只作爲一个集总参数的R－L－C处理。

焊盘对高速信号的影响

在PCB中，从设计的角度来看，一个过孔主要由两部分组成：中间的钻孔和钻孔周围的焊盘。焊盘对高速信号有影响，其影响类似器件的封装对器件的影响。详细的分析是，信号从IC内出来以後，经过邦定线、管脚、封装外壳、焊盘、焊锡到达传输线，这个过程中的所有关节都会影响信号的质量。但实际分析时，很难给出焊盘、焊锡加上管脚的具体参数。所以一般就用IBIS模型中的封装的参数将它们都概括了，当然这样的分析在较低的频率上可以接收，但对於更高频率信号更高精度仿真就不够精确。现在的一个趋势是用IBIS的V－I、V－T曲线描述Buffer特性，用SPICE模型描述封装参数。

第二篇：高速PCB设计心得

一：前言

随着PCB系统的向着高密度和高速度的趋势不断的发展，电源的完整性问题，信号的完整性问题（SI），以及EMI，EMC的问题越来越突出，严重的影响了系统的性能甚至功能的实现。所谓高速并没有确切的定义，当然并不单单指时钟的速度，还包括数字系统上升沿及下降沿的跳变的速度，跳变的速度越快，上升和下降的时间越短，信号的高次谐波分量越丰富，当然就越容易引起SI，EMC，EMI的问题。本文根据以往的一些经验在以下几个方面对高速PCB的设计提出一些看法，希望对各位同事能有所帮助。 电源在系统设计中的重要性  不同传输线路的设计规则  电磁干扰的产生以及避免措施

二：电源的完整性

1． 供电电压的压降问题。

随着芯片工艺的提高，芯片的内核电压及IO电压越来越小，但功耗还是很大，所以电流有上升的趋势。在内核及电压比较高，功耗不是很大的系统中，电压压降问题也许不是很突出，但如果内核电压比较小，功耗又比较大的情况下，电源路径上的哪怕是0.1V的压降都是不允许的，比如说ADI公司的TS201内核电压只有1.2V，内核供电电流要2.68A，如果路径上有0.1欧姆的电阻，电压将会有0.268V的压降，这么大的压降会使芯片工作不正常。如何尽量减小路径上的压降呢？主要通过以下几种方法。a：尽量保证电源路径的畅通，减小路径上的阻抗，包括热焊盘的连接方式，应该尽量的保持电流的畅通，如下图1和图2的比较，很明显图2中选择的热焊盘要强于图1。

b：尽量增加大电流层的铜厚，最好能铺设两层同一网络的电源，以保证大电流能顺利的流过，避免产生过大的压降，关于电流大小和所流经铜厚的关系如表1所示。

（表1）oz.铜即35微米厚，2 oz.70微米, 类推

举例说，线宽0.025英寸，采用2 oz.盎斯的铜，而允许温升30度，那查表可知，最大安全电流是 4.0A。2． 同步开关噪声的问题。

同步开关噪声（Simultaneous Switch Noise，简称SSN）是指当器件处于开关状态，产生瞬间变化的电流（di/dt），在经过回流途径上存在的电感时，形成交流压降，从而引起噪声，所以也称为Δi噪声。开关速度越快，瞬间电流变化越显著，电流回路上的电感越大，则产生的SSN越严重。基本公式为：

VSSN=N·LLoop·(dI/dt)

公式1。

其中I指单个开关输出的电流，N是同时开关的驱动端数目，LLoop为整个回流路径上的电感，而VSSN就是同步开关噪声的大小。

如果是由于封装电感而引起地平面的波动，造成芯片地和系统地不一致，芯片的地被抬高这种现象我们称为地弹（Groundbounce）。同样，如果是由于封装电感引起的芯片和系统电源被降低，就称为电源反弹（PowerBounce）。如果芯片内部多个驱动同时开关时，会造成很大的芯片电源电压的压降和地平面的抬高，从而造成芯片的驱动能力的降低，电路速度会减慢。由公式1可知减小回路电感可以减小VSSN，其中回路电感包括芯片管脚的寄生电感，芯片内部电源和芯片内部地的电感，系统的电源和地的电感，以及信号线自身的电感，这四部分组成。所以见小VSSN的办法主要有以下几种方式。

a : 降低芯片内部驱动器的开关速率和同时开关的数目，以减小di/dt，不过这种方式不现实，因为电路设计的方向就是更快，更密。b : 降低系统供给电源的电感，高速电路设计中要求使用单独的电源层，并让电源层和地平面尽量接近。

c :降低芯片封装中的电源和地管脚的电感，比如增加电源/地的管脚数目，减短引线长度，尽可能采用大面积铺铜。

d :增加电源和地的互相耦合电感也可以减小回路总的电感，因此要让电源和地的管脚成对分布，并尽量靠近。

3.地的分割原则

任何一根信号线中的电流都要通过和它临近的地平面来回到它的驱动端，所以我们进行地的分割的时候要避免避免割断高速信号的回留路径，如下图3所示：

（图3）

上面的信号回路的电流不得不绕过分割槽，这样会产生很多相关的EMI问题，以及会给信号线的阻抗匹配产生影响。

三：不同传输线路的设计规则

根据信号线所处印制版中的层叠位置可以将信号线分为微带线和带状线，其中微带线是指在PCB的表层所走的线，有一层介质和它相临，信号传输速度较带状线要快，带状线在PCB的内层，有两层介质相临，信号传输速度比微带线要慢，但是EMI，EMC以及串扰等性能要好的多，所以建议高速信号都走成带状线。

根据信号线传输信号的方式最常见的有两种方式包括单端线和差分线。其中影响单端线传输性能的包括信号的反射和串扰。差分线虽然噪声免疫，但对阻抗控制，差分对间的线长要有严格的控制。下面分别对影响单端线和差分线性能的因素进行一下分析。1． 单端线反射的形成以及消除办法

我们知道如果源端的阻抗和终端的阻抗相匹配那么信号的功率 将会是最大，如果终端和源端阻抗不匹配则将会引起信号的反射，部分信号还会辐射出去造成EMI问题。

（图4）

那么什么时候反射不用考虑，什么时候不得不考虑呢？如图4所示，假设信号从源端由高电平变为低电平传输出去，信号传输延时为Tp，（有的文档将沿跳变时间<=四分之一Tp做为把信号线看成微波中传输线的条件）如果2Tp小于信号沿的跳边时间的话，反射因素就不用考虑，因为不会影响电平的判断，只会使沿的跳变不规则。相反的如果2Tp大于信号沿跳变的时间，那么反射会在发射端形成振铃现象，会影响到电平的判断，所以要考虑影响。信号线在介质中的传输速度为：

公式2 公式2为信号线为带状线时的传输公式。当信号线为微带线时，传输的介电常数的计算公式为：

公式3

如果信号线过长则反射因素就不得不考虑。解决的办法可以在线上串一个小欧姆阻值的电阻，还可以并一个小容值的电容，不过这种方法不太现实。图5为串联电阻之前的波形，图6为串联电阻之后的波形。

2． 影响信号间串扰的因素及解决办法。

串扰是信号传输中常见的问题，有些说法只要控制间距是线宽的3倍就可以了，也就是常说的3W原则，这种说法只是说间距越大越好，但还是不够全面。

（图7）

由图7可知除了和线间距D有关，还和走线层和参考平面的高度H有关。D越大越好，H越小越好。随着PCB的密度越来越高，有时候不能满足3W原则，这就要根据系统的实际情况，看多大的串扰能够忍受，另外由于工艺的原因H也不能太小，一般都不要小于5mil。图8和图9为调整线间距和H前后的对比。3． 差分线阻抗匹配和走线应注意事项

现今LVDS走线越来越流行，主要原因是因为它是采用一对线 对一个信号进行传输，其中一根上传输正信号，另一根上传输相反的电平，在接收端相减，这样可以把走线上的共模噪声消除。另外就是因为它的低功耗，LVDS一般都采用电流驱动，电压幅度才350mvpp。当然它也有缺点就是需要2倍宽度的走线数来传输数据。

差分线一般传输信号的速度都比较快，所以要进行严格的阻抗控制，一般都控制在100欧姆。下图10为一个差分传输模型，其中Z11和Z22分别为两跟信号线的特性阻抗，K为另外一跟线对自己的耦合系数。I为线上的电流。

图10 1线上任意一点的电压为V1=Z11*i1+Z11*i1*K 2线上任意一点的电压为 V2=Z22*i2+Z22*i2*K因为Z11=Z22=Z0，i1=-i2,所以V1和V2大小相等方向相反。所以差分阻抗为 Zdiff=2*Z0*（1-K）

公式4 由公式4可知差分阻抗不仅和单跟线的特性阻抗Z0有关，还和耦合系数K有关，所以调整线宽，间距，介电常数，电介质厚度，都会影响到差分阻抗。

另外差分线大多应用在源同步时钟系统当中，这就要求数据线和时钟线的长度要匹配，类外由差分线自身的特性要求一对之间的两跟线要匹配。下图11为等长的理想的差分线在接收端的情形。可以看到两跟线完全等延时，再相减之后不会出现误码。而图12为其中一跟线的延时比另一跟要长的情形，这样再相减误码很容易产生。

图11

图12 由于布线工具和器件本身以及工艺的原因很难做到没一对线和对与对之间的线都匹配，至于相差多少合适，并没有严格的公式，即使有也要具体情况具体分析，不可能都使用。根据以往的调试经验当信号工作在500MHZ~~800MHZ之间时，对内相差80mil，对间和时钟相差+-250mil，不会出现问题。（仅做参考）。

四：电磁干扰的产生及避免措施

EMI即电磁辐射是很常见的问题，主要减少电磁辐射的办法有以下几种方法：

a ：屏蔽。在比较敏感或高速的信号周围用地平面进行屏蔽，每格1000mil打一个地孔。

b ：避免或减小信号的环路面积。由电磁场理论可知变化的电场产生变化的磁场，当开关频率很高的时候，会由环路向外辐射电磁能量，也容易接收外面的磁场，就象是一个天线，所以应该尽量避免。c ：做好电源的滤波。滤波的器件主要包括磁珠和电容。磁珠类似带通滤波器，可以抑制高频，选择不同容值的电容可以针对不同频率的滤波起到旁路作用。五：总结

随着PCB密度，速度的提高，以及工艺方面的限制，信号完整性问题，以及电磁兼容问题会越来越突出，但只要我们依据一定的设计准则，通过一些仿真软件比如说Hyperlynx，还是可以把高速设计问题很好的解决。

第三篇：信号完整性分析与PCB设计小结

信号完整性分析与PCB设计(2010-03-31 21:12:17)标签： 分类：万千世界 杂谈

1.四种类型的信号完整性问题

a）单一网络的信号质量：在信号路径或返回路径上由于阻抗突变而引起的反射与失真。

b）多网络之间的串扰。

c）电源分配系统（PDS）中的轨道塌陷。d）来自元件或系统的电磁干扰。2.单一网络的信号质量问题

a)如果信号沿互连线传播时所受到的瞬态阻抗发生变化，则一部分信号将被反射，另一部分信号发生失真并继续传播下去。因此要提高信号质量，必须保持信号在整个路径中感受到的瞬态阻抗不变。

b)一般来说，时域中上升时间越短的波形在频域中的带宽越高。如果改变频谱使波形的带宽降低，那么波形的上升时间就会随之增加。无论是导体损耗还是介质损耗，对高频分量的衰减要大于低频分量的衰减。这种选择性衰减使得在互连线中传播的信号的带宽降低，上升沿退化。带宽与上升沿之间的经验公式：BW=0.35/RT BW: 表示带宽，单位是GHZ。

RT: 表示10-90上升时间，单位为ns。

在不知道互连线带宽的时候，我们通常经验上认为带宽为时钟频率的5倍。c)把信号接入传输线时，它就以材料中的光速在导线中传播（注意信号传播的速度和导线中电子的运动速度无关）。信号在沿着传输线传播时，同时使用信号路径和返回路径。信号总是指信号路径与返回路径之间相邻两点的电压差。这个普遍的原则适用于所有的传输线，无论单端还是差分。当频率增加时，返回路径上的电流选择阻抗最低的路径。这转化到回路电感最低的路径，即返回电流必将尽量靠近信号电流。频率越高，返回电流直接在信号电流下面流动的趋势就越明显。通常在频率高于10MHZ时，绝大部分的返回电流都直接在信号路径下面流动。无论路径是弯曲的还是直角拐弯的，平面上的返回路径都会跟随它。采用这种回路，信号路径与返回路径之间的回路电感就会保持很小。

任何妨碍返回电流靠近信号电流的因素，例如返回路径上有一道裂缝，都会增加回路电感，并会增加信号受到的瞬态阻抗，这将引起信号失真。d)没有终端端接的传输线最大长度的英寸值等于信号上升时间的纳秒值，这是一个实用的经验法则。但是几乎所有的互连线都需要端接的，最常用的办法是源端串联端接。

e)即使信号路径布线绕道而行，也不要跨越返回路径上的突变处。f)传输线损耗主要为导线损耗和介质损耗。通常在频率高于1GHZ时，介质损耗就占主导地位了。传输线损耗引起上升边退化，从而引起ISI和眼图塌陷。

g)当电路板上的铜线为１盎司或34um时，若频率大于10MHZ，则导线中的电流不会占用布线的整个横截面，会出现趋肤效应，导致互连线的电阻增大。

h)无论是导线损耗还是介质损耗都会随频率的升高而增大。互连线越长，高频损耗越大，线的带宽越低。FR4板上的传输线传播的信号，它的上升边以10ps/in的速度增加。i)差分阻抗的大小是单端信号线特性阻抗的2倍。为了消除反射，在两条信号的末端跨接一个端接电阻来匹配差分阻抗，这个阻抗值为2Z。3.轨道塌陷

a)当变化的电流经过PDS互连线的阻抗时就会引起电压降，称之为轨道塌陷。减小轨道塌陷的策略就是减小电源分配网络的阻抗。

b)为了减小PDS中的电压轨道塌陷，就要在电源和地之间加上多个去耦电容，阻止电源电压的下降。电压的下降量达到电源电压的5%时的时间近似为：

T=C * 0.05 *(V/P)可以使用尺寸较小的电容器，从电容器焊盘到过孔之间的连线要尽量段，并将多个电容器并联使用。4.传输线的串扰

a)把噪声源所在的网络称为动态网络。把有噪声产生的网络称为静态网络。传输线上的串扰分为NEXT（近端串扰）和FEXT（远端串扰），将相邻信号路径之间的距离增大到线宽的2倍时，可以有效的减小串扰。

b)对于线间距不大的重要的信号线，可以布防护网络加以保护。

第四篇：PCB抄板信号反射分析

PCB抄板信号反射分析

当信号在传输线上传播时，只要遇到了阻抗变化，就会发生反射，解决反射问题的主要方法是进行终端阻抗匹配。

典型的传输线端接策略

在高速PCB抄板数字系统中，传输线上阻抗不匹配会引起信号反射，减少和消除反射的方法是根据传输线的特性阻抗在其发送端或接收端进行终端阻抗匹配，从而使源反射系数或负载反射系数为0。

传输线的长度符合下列的条件应使用端接技术：L > tr/2tpd。式中，L为传输线长；tr为源端信号上升时间；tpd为传输线上每单位长度的负载传输延迟。传输线的端接通常采用2种策略：使负载阻抗与传输线阻抗匹配，即并行端接；使源阻抗与传输线阻抗匹配，即串行端接。

（1）并行端接

并行端接主要是在尽量靠近负载端的位置接上拉或下拉阻抗，以实现终端的阻抗匹配，根据不同的应用环境，并行端接又可以分为如图2所示的几种类型。

（2）串行端接

串行端接是通过在尽量靠近源端的位置串行插入一个电阻到传输线中来实现，串行端接是匹配信号源的阻抗，所插入的串行电阻阻值加上驱动源的输出阻抗应大于等于传输线阻抗。这种策略通过使源端反射系数为零，从而抑制从负载反射回来的信号（负载端输入高阻，不吸收能量）再从源端反射回负载端。

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第五篇：PCB设计与信号完整性仿真

本人技术屌丝一枚，从事PCB相关工作已达8年有余，现供职于世界闻名的首屈一指的芯片设计公司，从苦逼的板厂制板实习，到初入Pcblayout，再到各种仿真的实战，再到今天的销售工作，一步一步一路兢兢业业诚诚恳恳，有一些相关领悟和大家分享。买卖不成也可交流。

1.谈起硬件工作，是原理图，pcb，码农的结合体，如果你开始了苦逼的pcblayout工作，那么将是漫长的迷茫之路，日复一日年复一年，永远搞不完的布局，拉线。眼冒金星不是梦。最多你可以懂得各种模块的不同处理方式，各种高速信号的设计，但永远只能按照别人的意见进行，毫无乐趣。

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