EDA技术基础课程教学研究论文[共5篇]

第一篇：EDA技术基础课程教学研究论文

［摘要］EDA技术基础课程具有一定的难度，但对学生的就业竞争力有重要的影响。教师在教学中要选好编程语言，采用对比教学、案例教学等方法，循序渐进、拾级而上，要注重培养学生的独立思考和自主学习能力，让学生在案例教学中感受到知识的价值，并进一步培养学习兴趣。

［关键词］EDA；Verilog；对比教学；案例教学

随着数字系统以摩尔定律的速度发展，IC设计领域已经产生了翻天覆地的变化，从最初的手工搭建电路到高级别描述综合电路的转换，从原有的基于印制电路板的方式逐步向基于芯片的连接转变。技术的变革使得电类专业课程设置上也随之改变。目前，国内电类专业均开设了EDA技术基础这门课程。EDA技术基础是数字电路与逻辑设计的延伸，也是FPGA开发、数字IC设计的基础，学好本门课程对学生后续深造以及就业能力的提升都有至关重要的作用。因此，EDA技术基础往往是电类专业高年级学生非常重视的课程。要让学生学好该门课程，不妨从以下几个方面入手。

一、选好编程语言，做到轻松入门

VHDL语言是美国在1985年推出的硬件描述语言，具有语法规范、体系完整、逻辑严谨等特点，于1987年被IEEE采纳作为硬件描述语言标准之一。而VerilogHDL是一种与C语言相近的硬件描述语言，在C语言被广泛应用的学术界和产业界，VerilogHDL比较流行。考虑到学生的课程基础以及应用型人才所学知识在产业界的适用性，不妨以VerilogHDL语言为设计语言。

二、尊重学习规律，循序渐进教学

人的学习行为具有循序渐进的规律，在教学过程应当由简单到复杂，先一般后特殊。比如，教师可在最初的教学中使用简单的Verilog结构，在学生掌握简单设计后，再逐渐发展成一个个较复杂的例子。同时，在教学中可以先让学生看懂教材中的例子，输入验证，并解释仿真结果，将看懂教材例子作为自己模块设计的基石。

三、注重对比教学，提升教学效果

对比教学是将一些具有某种联系和区别的教学内容放在一起进行对比、分析，找出其相同和不同之处，使学生在理解了一个学习内容之后，很容易地通过类推、迁移掌握其他教学内容，从而达到触类旁通的教学目的。比如在设计组合逻辑电路时，将时序逻辑电路的设计与其对比，设计同步逻辑电路与异步逻辑电路对比。这样学生既学会了组合逻辑电路的设计、时序逻辑电路的设计、同步逻辑电路的设计、异步电路的设计，又加深了对这几种电路异同的理解，各知识点相互促进，让学生印象深刻，理解透彻，大大提升了教学效果。

四、引入案例教学，激发学习兴趣

案例教学法是一种常见而富有成效的教学方法，在EDA技术基础课程教学中采用案例教学就是将企业界、学术界真实应用的电路系统作为案例进行课堂讲解和分析研究的过程，是将实际例子作为教学媒介的一种教学方法。案例教学实质上可归为一种研究性学习，是以学生的自主性、探索性学习为基础，从产业界所设计或生产的电路模块中选择研究对象，通过亲身实践获得直接经验，掌握电路模块的工作原理和设计方法。教学中采用案例教学法既丰富了课堂内容，加深了学生对知识的掌握与理解，又让学生切实体会到了知识的实际应用，激发了学生继续学习的热情，为教学过程向纵深发展奠定了基础。比如在教学过程中可以引入CRC校验码产生器的设计、FIR滤波器的设计、交通灯信号控制器的设计、电梯控制器的设计等，这些例子既包含EDA设计的完整流程，又具有一定的实际应用价值，是学生毕业以后可能会遇到的实际项目。这些鲜活的案例既能让学生学会EDA相关知识，又能让其体会到所学知识的应用价值，激发他们的学习兴趣。

五、鼓励独立思考，培养学习能力

在课堂教学中，我们发现学生较少提问或提不出问题，他们大多是被动地接受，缺乏主动思考。学生不主动思考就不会发现问题，就不可能自我激发、主动探索。会思考是学生发展自主学习能力必备素养。会思考，方能发现问题，有问题才有切入点，才能不断地自我激发并深入研究下去。课堂教学中教师应该引导学生独立思考，锻炼他们的思维分析能力，帮助其养成良好的自主学习习惯，培养学生的学习能力。在EDA技术基础课程教学中，教师每教完一种模块的设计后，都要要求学生模仿所学模块，设计一个相似的但又有一些不同的模块，促进学生思考。同时还需注意的是，尽管团队学习是很重要的，但我们在教学中发现，开展团队学习时往往会出现一个人学习、其他人旁观，一个人动手、其他人拷贝的怪现象，团队学习未能达到预期的效果，反而让部分学生有了偷懒的机会。所以，教学中教师应鼓励独立思考，让每个学生都得到充分锻炼，让他们既学会具体的EDA知识，又养成独立思考的习惯，提高自主学习的能力。

六、加强实验教学，提升应用技能

实验教学既能检验学生对理论知识的掌握程度，又能锻炼学生的实践动手能力，在EDA技术基础课程中有着举足轻重的作用，一定要引起足够的重视。实验教学中，要求学生设计的电路模块的规模要由小到大，难度要由低到高，逐步开展综合性的实验。教学中不能直接告诉学生电路模块的实现方法和设计代码，要采用启发式教学法，围绕着设计目标引导学生进行资料搜集、分析，进行探究式学习，训练学生的思维能力，培养和激发学生的创新意识。综合性较强的实验项目要面向实际应用，要有一定的复杂度，要让学生在完成实验的过程中体验到规范性的电子设计步骤，从而在一定程度上培养和提高学生的工程应用技能。在实验教学中，要鼓励学生用多种不同的方法去实现相同的逻辑功能，并引导学生分析各种方法在算法难易程度、运算速度、占用芯片面积等方面的优劣点。学生做实验的时候总会遇到问题，教师不要急于帮其解答，实验就是一个试错的过程，可以引导学生分析，促进学生思考，帮助学生对易错点加深理解。实验教学不能仅仅是验证性的实验，要设计一些源于教材而高于教材的实验项目，让学生在模仿、修改中逐步提升自己对设计的理解，提升自己的工程应用技能。

七、改革考核方式，关注考核的有效性

EDA技术基础是一门实践性很强的课程，因此在该课程的考核环节中应当加大对实验实践环节的评价。传统的实验教学评价通常以检查学生的实验报告为主要形式，而这种形式往往会导致一流的实验报告，三流的实践动手能力，不利于学生综合素质的提高和实践能力的培养。因此，制定出合理的评价体系对激发学生的积极性和主动性、提高学习效果非常重要。据多年的教学经验，我们采取如下的评价体系。该评价体系主要包括两部分，即理论考试和实验考核，其中理论考试占比50%，实验考核占比50%；实验考核分别为实验前的准备、实验中的态度和操作以及实验后期对结果的分析与整理。需要特别强调的是，对实验结果的分析是整个实验环节中非常重要的部分，这一点很容易被忽略。在EDA实验中，实验结果往往以0或1组成的各种代码给出，并不是那么容易就能看出其正确与否的。能否正确分析实验结果，解释其正确的原因，阐述其错误的理由是检验学生对相关知识点掌握程度的一种较好的评价方法，这一点应该引起足够的重视。总之，EDA技术基础对学生的后续学习有很大的帮助，对学生的就业竞争力有至关重要的影响。该课程有一定的难度，教学中要找好切入点，选对教学法，循序渐进、拾级而上。该课程具有较强的实践性，教学中应当适时引入业界应用案例，让学生在案例教学中感受到知识的价值和钻研的乐趣，并进一步激发学生的创新能力和创业欲望。

［参考文献］

［1］黄小容.“EDA技术”课程教学改革与探索［J］.中外企业家，2016（2）：244-245.［2］刘新元，谢柏青.改革“数字逻辑电路实验”培养创新型人才［J］.中国电力教育（上），2009（7）：156-157.［3］孙晓玲.课堂教学培养大学生自主学习能力的措施［J］.江苏高教，2014（2）：94-95.［4］袁琦，黄建清.工程化综合性实验教学的探索与实践［J］.中国电力教育，2011（4）：126-127.［5］李海.独立学院EDA技术课程教学改革实践与探索［J］.价值工程，2011（27）：167-168.

第二篇：EDA技术基础实验教案

实验一 2选1多路选择器VHDL设计

一、实验目的：

熟悉利用MAX+plusⅡ的VHDL文本设计流程全过程，学习简单组合逻辑电路的设计、多层次电路的设计、仿真和硬件测试。

二、实验内容：

按照MAX+plusⅡ的文本输入设计方法与流程完成2选1多路选择器的输入（mux21a.vhd）和仿真测试等步骤，给出仿真波形图。最后在实验系统上进行硬件测试，实际验证本项设计的功能。

三、实验步骤：

1、根据2选1多路选择器的工作原理，编写2选1的VHDL源程序，并输入计算机，mux21a.vhd文件名将源程序存盘。2选1多路选择器的参考程序如下：

【例1-1】

ENTITY mux21a IS PORT(a, b : IN BIT;s : IN BIT;y : OUT BIT);END ENTITY mux21a;ARCHITECTURE one OF mux21a IS SIGNAL d,e : BIT;BEGIN d <= a AND(NOT S);e <= b AND s;y <= d OR e;END ARCHITECTURE one;

【例1-2】

ENTITY mux21a IS PORT(a, b : IN BIT;s : IN BIT;y : OUT BIT);END ENTITY mux21a;ARCHITECTURE one OF mux21a IS BEGIN y <=(a AND(NOT s))OR(b AND s);END ARCHITECTURE one;

【例1-3】 ENTITY mux21a IS PORT(a, b, s: IN BIT;y : OUT BIT);END ENTITY mux21a;ARCHITECTURE one OF mux21a IS BEGIN PROCESS(a,b,s)BEGIN IF s = '0' THEN y <= a;ELSE y <= b;END IF;END PROCESS;END ARCHITECTURE one;

2、对mux21a.vhd文件编译后，再进行波形仿真，完成输入信号a、b、s 输入电平的设置，启动仿真器Simulator，观察输出波形的情况。

3、锁定引脚、编译并编程下载。参选实验电路模式5和附表一，键

1、键

2、键3为输入信号a、b、s分别锁定在EP1K30/50144-PIN TQFP 目标芯片的8、9、10引脚，输出信号y锁定在目标芯片的20引脚。

4、硬件实测2选1多路选择器的逻辑功能。按动GW48实验板上的高低电平输入键

1、键

2、键3，得到不同的s、b、a输入组合；观察输出发光二极管D1的亮灭，检查2选1多路选择器的设计结果是否正确。

思考题

用以上同样的方法设计4选1数据选择器mux41a.vhd，并仿真设计结果。

实验报告要求：

写出实验源程序，画出仿真波形。分析实验结果，以及它们的硬件测试实验结果写进实验报告。写出心得体会。

实验二 D触发器的VHDL设计

一、实验目的：

熟悉利用MAX+plusⅡ的VHDL文本设计流程全过程，学习简单时序电路的设计、仿真和硬件测试。

二、实验内容：

按MAX+plusⅡ的文本输入设计方法与流程完成D触发器的VHDL设计、软件编译、仿真分析、硬件测试及详细实验过程。

D触发器的VHDL设计的参考程序如下：

【例2-1】

LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY DFF1 IS PORT(CLK : IN STD_LOGIC;D : IN STD_LOGIC;Q : OUT STD_LOGIC);END;ARCHITECTURE bhv OF DFF1 IS BEGIN SIGNAL Q1 : STD_LOGIC;--类似于在芯片内部定义一个数据的暂存节点 BEGIN PROCESS(CLK)BEGIN IF CLK'EVENT AND CLK = '1' THEN Q1 <= D;END IF;Q <= Q1;--将内部的暂存数据向端口输出 END PROCESS;END bhv;

三、实验步骤：

1、打开文本编辑器，输入D触发器的VHDL源程序，并用D_ff.vhd文件名将源程序存盘。

2、选择目标器件EP1K30/50144-PIN TQFP。

3、对D_ff.vhd文件编译后，再进行波形仿真，完成输入信号d、clk输入电平的设置，启动仿真器Simulator，观察输出波形的情况。

4、锁定引脚、编译并编程下载。参选实验电路模式5和附表一，键1为输入信号d锁定在EP1K30/50144-PIN TQFP 目标芯片的8引脚，输出信号q和nq锁定在目标芯片的20和21引脚。

实验报告要求：

写出实验源程序，画出仿真波形。分析实验结果，以及它们的硬件测试实验结果写进实验报告。写出心得体会。

实验三 含异步清0同步时钟使能的4位加法计数器设计

一、实验目的：

学习时序电路的设计、仿真和硬件测试，进一步熟悉VHDL设计技术。

二、实验原理：

图4-1 含计数使能、异步复位和计数值并行预置功能4位加法计数器

图4-1是一含计数使能、异步复位和计数值并行预置功能4位加法计数器，例4-1是其VHDL描述。由图4-1所示，图中间是4位锁存器；rst是异步清信号，高电平有效；clk是锁存信号；D[3..0]是4位数据输入端。当ENA为'1'时，多路选择器将加1器的输出值加载于锁存器的数据端；当ENA为'0'时将“0000”加载于锁存器。

三、实验内容：

1、按照VHDL文本输入设计方法和步骤，在MAX+plusII上对例4-1 进行编辑、编译、综合、适配、仿真。说明例4-1中各语句的作用，详细描述示例的功能特点，给出其所有信号的时序仿真波形。

[例4-1] LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT4B IS PORT(CLK : IN STD_LOGIC;RST : IN STD_LOGIC;ENA : IN STD_LOGIC;OUTY : OUT STD_LOGIC_VECTOR(3 DOWNTO 0);COUT : OUT STD_LOGIC);END CNT4B;ARCHITECTURE behav OF CNT4B IS SIGNAL CQI : STD_LOGIC_VECTOR(3 DOWNTO 0);BEGIN P_REG: PROCESS(CLK, RST, ENA)BEGIN IF RST = '1' THEN CQI <= “0000”;ELSIF CLK'EVENT AND CLK = '1' THEN IF ENA = '1' THEN CQI <= CQI + 1;END IF;END IF;

OUTY <= CQI;END PROCESS P_REG;--进位输出

COUT<=CQI(0)AND CQI(1)AND CQI(2)AND CQI(3);END behav;

2、引脚锁定以及硬件下载测试。

建议选实验电路模式5，用键8（PIO7）控制RST；用键7（PIO6）控制ENA；计数溢出COUT接发光管D8（PIO15）；OUTY是计数输出，接数码1（PIO19-PIO16，低位靠右）；时钟CLK接clock0（引脚号为54），通过短路帽选择4Hz信号。引脚锁定窗后进行编译、下载和硬件测试实验。将实验过程和实验结果写进实验报告。

结合第五章例题使学生能够提高对具有计数使能、异步复位和计数值并行预置功能功能的计数器中各功能的实现的认识、并能完成设计。

思考题1：

在例4-1 中是否可以不定义信号 CQI，而直接用输出端口信号完成加法运算，即 : OUTY <= OUTY + 1 ？

思考题2：

修改例4-1，用进程语句和IF语句实现进位信号的检出。

实验报告要求：

写出实验源程序，画出仿真波形。分析实验结果，以及它们的硬件测试实验结果和附加内容实验情况写进实验报告。写出心得体会。

实验四 7段数码显示译码器设计

一、实验目的：

学习7段数码显示译码器设计；学习多层次设计方法。

二、实验原理：

7段数码是纯组合电路，通常的小规模专用IC，如74或4000系列的器件只能作十进制BCD码译码，然而数字系统中的数据处理和运算都是2进制的，所以输出表达都是16进制的，为了满足16进制数的译码显示，最方便的方法就是利用VHDL译码程序在FPGA或CPLD中实现。本项实验很容易实现这一目的。例5-1作为7段BCD码译码器的设计，输出信号LED7S的7位分别接如图5-1数码管的7个段，高位在左，低位在右。例如当LED7S输出为 “1101101” 时，数码管的7个段：g、f、e、d、c、b、a分别接1、1、0、1、1、0、1，接有高电平的段发亮，于是数码管显示“5”。

三、实验内容：

1、说明例5-1中各语句的含义，以及该例的整体功能。在MAX+plusII上对以下该例进行编辑、编译、综合、适配、仿真，给出其所有信号的时序仿真波形（提示：用输入总线的方式给出输入信号仿真数据）。

[例5-1] LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY DecL7S IS PORT(A : IN STD_LOGIC_VECTOR(3 DOWNTO 0);LED7S : OUT STD_LOGIC_VECTOR(6 DOWNTO 0));END;ARCHITECTURE one OF DecL7S IS BEGIN PROCESS(A)BEGIN CASE A(3 DOWNTO 0)IS WHEN “0000” => LED7S <= “0111111”;--X“3F”0 WHEN “0001” => LED7S <= “0000110”;--X“06”1 WHEN “0010” => LED7S <= “1011011”;--X“5B”2 WHEN “0011” => LED7S <= “1001111”;--X“4F”3 WHEN “0100” => LED7S <= “1100110”;--X“66”4 WHEN “0101” => LED7S <= “1101101”;--X“6D”5 WHEN “0110” => LED7S <= “1111101”;--X“7D”6 WHEN “0111” => LED7S <= “0000111”;--X“07”7 WHEN “1000” => LED7S <= “1111111”;--X“7F”8 WHEN “1001” => LED7S <= “1101111”;--X“6F”9 WHEN “1010” => LED7S <= “1110111”;--X“77”10 WHEN “1011” => LED7S <= “1111100”;--X“7C”11 WHEN “1100” => LED7S <= “0111001”;--X“39”12 WHEN “1101” => LED7S <= “1011110”;--X“5E”13 WHEN “1110” => LED7S <= “1111001”;--X“79”14 WHEN “1111” => LED7S <= “1110001”;--X“71”15 WHEN OTHERS => NULL;END CASE;END PROCESS;END;

2、引脚锁定以及硬件下载测试。建议选实验电路模式6，用数码8显示译码输出（PIO46--PIO40），键

8、键

7、键

6、键5四位控制输入，硬件验证译码器的工作性能。

3、用VHDL例化语句（参考实验1中的1位全加VHDL文本输入设计）按图5-2 的方式，以例4-1和例5-1为底层元件，完成顶层文件设计，并重复以上实验过程。注意图5-2中的tmp是4位总线，led是7位总线。对于引脚锁定和实验，建议仍选实验电路模式6，用数码8显示译码输出，用键3作为时钟输入（每按2次键为1个时钟脉冲），或直接时钟信号clock0。

实验报告要求：

写出实验源程序，画出仿真波形。分析实验结果，以及它们的硬件测试实验结果写进实验报告。写出心得体会。

实验五 2位数的十进制计数器的设计

一、实验目的：

通过实验让读者掌握复杂时序逻辑电路的EDA原理图输入设计法和文本输入设计法，通过电路仿真，进一步了解有时钟使能的2位十进制计数器的功能和特性。

二、实验原理：

有时钟使能的2位十进制计数器是频率计的核心元件之一，这里用2个74162来设计完成。

三、实验内容：

1.用文本输入设计方法编写2位十进制计数器的VHDL源程序，并用twin10_g.vhd文件名存盘，参考程序如下： LIBRARY ieee;

USE ieee.std_logic_1164.all;USE ieee.std_logic_unsigned.all;ENTITY twin10_v IS PORT（Clrn,Ent1,Enp,Clk : IN STD_LOGIC;

Qa,Qb

: OUT STD_LOGIC_VECTOR(3 downto 0);

Co

: OUT STD_LOGIC);END twin10_v;ARCHITECTURE a OF twin10_v IS SIGNAL Ent2 : STD_LOGIC;BEGIN

PROCESS(Clk)

VARIABLE tmpa,tmpb :STD_LOGIC_VECTOR(3 downto 0);

BEGIN IF(Clk'event AND Clk='1')THEN

IF Clrn='0' THEN tmpa := “0000”;tmpb := “0000”;

ELSIF(Ent1 AND Enp)='1' THEN

IF tmpa=“1001” THEN

tmpa:=“0000”;

IF tmpb=“1001” THEN tmpb:=“0000”;

ELSE tmpb:= tmpb+1;

END IF;

ELSE tmpa := tmpa+1;

END IF;

END IF;

END IF;

Qa <= tmpa;Ent2<=tmpa(0)AND tmpa(3)AND Ent1;

Qb <= tmpb;Co<= tmpb(0)AND tmpb(3)AND Ent2;END PROCESS;END a;2.同样编译后再进行波形仿真

按照波形仿真的操作步骤，对2位十进制计数器进行波形仿真。

3.锁定引脚、编译并编程下载。参选实验电路模式5和附表一，引脚锁定目标芯片为EP1K30/50144-PIN TQFP 实验报告要求：

写出实验源程序，画出仿真波形。对设计的2位十进制计数器进行实验结果的分析，以及硬件测试实验结果写进实验报告。写出心得体会。

第三篇：基础会计学课程教学研究

基础会计学课程教学研究

摘要：文章讨论了如何培养学生的学习基础会计学的兴趣：首先培养学习会计的间接兴趣，然后培养学生的直接兴趣；培养直接兴趣主要从教学语言、教学内容、教学手段、教学方法上着手；最后指出只有将间接兴趣与直接兴趣紧密地结合在一起，才能使学生将学习真正内化为自身的心理需要，产生理想的学习效果。

关键词：间接兴趣；直接兴趣；基础会计学

中图分类号：G420 文献标识码：A

1、激发学生学习基础会计学的间接兴趣

所谓间接兴趣是指由事物的目的和任务引起的，对事物的未来结果感到需要而产生的兴趣。例如：有的同学开始对学习英语本身并不感兴趣，但认识到学好英语对自己今后的升学以及就业很有帮助，因而就下定决心学习英语，这就是我们所说的间接兴趣。学生在学习基础会计学之前，对基础会计学理解偏颇，有的可能认为会计就是记记账，算算数，很简单，没必要把它当成一门课程来学；而有的学生又会认为，学习会计要整天与数字打交道，因此，跟数学有很密切的关系，而数学则是自己最头痛的学科，因而产生恐惧的心理，觉得会计也很难学。要消除学生的学习会计的这些阻碍，首先要培养学生学习会计的间接兴趣。所以，教师首先要上好会计学的第一堂课，通过自身的讲解，改变学生对基础会计学的认识，让学生认识到学习会计的重要性，从而产生对学习会计的间接兴趣。为了激发学生学习基础会计学的间接兴趣，笔者在教学过程中采取了很多办法，例如给学生列举古今中外著名的正反会计案例以及经济热点问题，有力地阐述“经济越发展会计越重要”的观点，以此来抓住学生强烈的好奇心，激起他们的求知欲，从而激发他们学习会计的间接兴趣。

2、培养学生学习基础会计学的直接兴趣

所谓直接兴趣，是指由于对事物或活动本身感到需要而产生的兴趣。例如，有的人开始并不喜欢学习英语，但随着时间的推移，越来越感到英语学习很有意思，进而发展到每天都离不开英语，哪天不学就觉得心里好像缺点什么，这种对学习英语本身这种活动感到需要而产生的兴趣就是我们所说的直接兴趣。而对会计学的学习也一样，如果没有间接兴趣这个基础，学生可能根本就不会认真对待会计学这门课程：如果没有直接兴趣的引导，学生便会感到学习基础会计学枯燥乏味，这样学习便不能持久，更谈不上学好这门课程。因此，只有将间接兴趣与直接兴趣紧密地结合在一起，才能使学生将基础会计学的学习真正内化为自身的心理需要，从而产生理想的学习效果。培养学生学习会计学的直接兴趣，笔者认为应该从以下五个方面着手：

2.1从教学对象入手，以教学语言感染学生

教学过程中，教师要做好方方面面的工作：包括教学内容的精心准备，教学方法的灵活运用，教学情境的设计等等。而在做所有这些工作的过程中，必须将自己的教学对象融入其中。对独立学院的学生而言，独立学院的学生相对一本、二本的学生来说，入学的基础要差一些，学习过程中的理解能力稍显欠缺，对学习的态度比较默然，学习劲头不足。虽然独立学院学生在学习方面存在以上一些缺点，但是，独立学院学生对待生活很富有激情，也很有自己的想法：遇到自身感兴趣的问题则可以全身心积极投入。因此，针对教学对象的特点，我们首先要从思想的根源上摈弃“独立学院学生在学习上存在较多缺点”这种观点，而要从他们的优点出发，用富有激情的语言去感染学生，激起他们学习的热情，教师经常用生动形象、抑扬顿挫、风趣幽默、诙谐机智的语言能够滋润学生的心田，使他们对会计学倾注更多的情感，从而产生兴趣。配合教材内容，用联系生活、贴近实际、风趣幽默的语句，也可以把抽象的问题更加具体化，深奥的道理更加形象化，枯燥的知识更加趣味化，从视觉、听觉、触觉综合的情景中，给学生营造一个轻松活泼的学习气氛，不仅能够让学生快乐的完成学习任务，也可以激起他们的学习兴趣，让他们感受到学习不再是那么枯燥、单调的事情。

2.2整合教材内容，使会计贴近日常生活

基础会计学的教材，一般都是从理论知识入手，从一开始就介绍大量的概念、原理性知识，例如，会计的基本假设、会计信息的质量要求等等内容往往都放在教材的最前面，而这些内容涉及的会计专业术语，由于专业性强，往往生涩难懂，一开始就介绍这些内容很容易让学生对基础会计学产生恐惧感、厌烦感，最后失去学习的兴趣。针对这些情况，教师可以根据需要有效整合教材内容，在教学过程中适当改变教材的顺序，从会计从业的一些基本技能入手，例如可以通过介绍财会数字的书写方法、会计常用的一些票据，进而引出会计的基本概念、基本原理等内容。教师在刚开始讲授这些知识时，要尽可能把理论知识与实际生活紧密结合起来，采用通俗易懂、简明扼要的语言，充分利用日常生活中的经常会碰到的实例帮助学生理解概念。例如，在解释“资金平衡原理”时，让学生思考他们这个月的开支是从哪里来的，有的学生说是父母给的；有的学生则说父母给了一部分，自己做兼职赚了一部分；还有的学生说父母给的不够用，又借了同学一部分钱；然后我就告诉学生：那么父母给的和自己赚的或者向同学借的不就正好解释了你们手头上的资金是从哪里来的吗?这其实就是资金的来源渠道。然后又让学生思考，那么这个月的开支都用到哪些地方了呢?有的同学很快给出答案：自己吃饭用了多少，买学习用品花了多少，买衣服花了多少，乘坐交通工具用了多少，还剩下多少等等，这时我又引导学生：这些开支的明细不正好解释了你们资金的使用情况吗?而且，还可以总结出：有一定的资金使用，必定有一定的资金来源，这是同一资金的两个侧面，表示资金从哪里来，又用到哪里去，而且两者的数额必定是相等的，完整的反映了资金的来龙去脉。通过这种举例方式，学生深切地感受到会计与他们的生活很贴近，体味到学习会计的价值和乐趣，进一步阐明会计在经济生活中的重要价值，激其学习的兴趣和欲望。

2.3充分利用现代化的教学手段，提高课堂教学效率

多媒体技术现已被广泛应用于教学过程中。而针对基础会计的教学来说，多媒体的引入，也极大的提高了教学效率，丰富了教学内容，具体表现在：通过多媒体技术可以展现各种会计工作岗位，会计工作的流程，让学生能够真切地感受什么是会计：还能展示会计需要用到的工具，例如记账凭证、会计账簿、会计报表等；以及支票、汇票、增值税专用发票、差旅费报销单等原始凭证，从而在会计实务中增强操作能力；通过多媒体技术还可以增强对会计基本概念的理解，例如展现几种账务处理程序、展现产品成本核算过程、展现各种账页的格式、过账、结账等流程。

需要注意的是，在使用多媒体教学过程中，也应与传统的教学方式向结合，传统的粉笔与黑板相结合的板书方式，也有它固有的优势：能够抓住学生的学习思路，及时发现学生学习过程中的问题，且对于重难点问题，通过一步一步的黑板演示，更便于学生理解和掌握。因此，在必要时，应采用黑板板书的方式将难点问题详细列示清楚。黑板板书与多媒体的有机结

合，两者的优势互补，可以更进一步提高教学效果。

总之，多媒体教学技术的引入，为现代教学提供了优厚的教学技术支持。但是，教学技术只是辅助教学的一个工具，在使用多媒体教学的过程中，切忌使用过于花哨的图片、声音、视频，使得学生听课时过于分散注意力，而没有注重到讲述内容的实质，从而引起喧宾夺主的结果。

2.4设计仿真的会计实验流程，将理论与实践相结合在讲述记账凭证这章的内容时，除了要使用多媒体技术将会计实务中的会计凭证展示给学生看之外，还要将前面所学的理论知识与会计凭证的填制的实践内容相结合起来，尽管通过前面的学习，学生已能熟练编制会计分录，但由于没有实际去接触会计凭证，使学生总有一种理论与实际相脱节的感觉，因此，教师可以仿照真实的经济业务处理流程进行会计实验，让学生亲身体验实务会计人员的工作，在实践过程中培养对会计的兴趣。例如在讲解会计凭证的填制和会计账簿的登记内容时，可以购买或印制与真实凭证相似的会计凭证、会计账簿、会计报表，并把学生作相应的分组，每组学生共同完成不同经济业务的会计凭证的填制、会计账簿的登记等，让学生真实地体验基础会计的操作流程，这样不仅达到教学目的，也容易引起学生的兴趣。

2.5加强课堂讨论和练习，及时给予指导

基础会计学是一门实践性比较强的课程，要让学生真正掌握所学知识，除了将知识讲得透彻、易懂之外，还需要学生及时加以练习，强化所学知识。而课后作业及练习往往不能让学生与老师及时沟通，发现问题，从而解决问题。因此，笔者提倡在课堂上应该留有一定的时间给学生讨论和练习。学生通过分组讨论，派代表将小组的主要观点陈述出来，讨论结束后，由老师作总结，表扬做得好的，鼓励做得不够好的。另外，通过适当的课堂练习，教师也可以及时了解学生掌握程度。例如，在讲授工业企业主要生产经营过程的核算时，要求学生开始学会用借贷记账法编制生产经营过程中所涉及的经济业务的会计分录，这就需要学生多加练习，因此，笔者在讲授相关内容后，往往留些课堂作业，让学生当堂练习，并到下面去走动，查看每位学生的完成情况，并对他们予以指导。这样，不仅能够让学生及时掌握所学知识，学生与老师的及时沟通还可以联络彼此的感情。

3、结 语

在基础会计学课程的学习中，只有培养了学生的间接兴趣，让学生产生学习的欲望，再培养学生的直接兴趣，并将间接兴趣与直接兴趣紧密地结合在一起，才能使学生将学习真正内化为自身的心理需要，把“要我学”变为“我要学”、“我乐学”。我们应该想方设法激发学生对会计专业课程的学习兴趣，提高学生学习的积极性、自觉性和主动性。

参考文献：

[1]吴萍，谈非会计专业学生会计课程学习兴趣的培养[J]，河南机电高等专科学校学报，2008(11)

[2]杨静，如何在会计教学中提高学生学习兴趣[J]，考试周刊，2009(34)

第四篇：eda技术课程总结与心得

【第一章】

1、FPGA芯片的发展主要体现在哪几个方面？未来的发展趋势是什么？

ANS:

2、EDA技术的优势是什么？

ANS: EDA依赖功能强大的计算机在EDA工具软件平台上自动的完成逻辑化简、逻辑分割、逻辑综合、结构综合，以及逻辑优化和仿真等功能，直至实现既定性能的电子线路系统功能。EDA使得设计者的工作几乎仅限于利用软件的方式，即利用硬件描述语言HDL和EDA工具软件来完成对系统硬件功能的实现

+ P 10

3、EDA的设计流程包括哪几个环节？

ANS: ①设计输入（原理图/HDL文本编辑）②综合 ③ FPGA/CPLD 适配 ④ 时序仿真与功能门级仿真 ⑤FPGA/CPLD编程下载 ⑥FPGA/CPLD器件电路硬件检测。

4、硬件描述语言的种类有哪些？

ANS: VHDL、Verilog HDL、SystemVerilog、System C 等

5、自顶向下设计方法的优点是什么？

ANS:

过程大部分由计算机完成，可植性强，便于系统的优化和升级，以及对模型进行及时的修改，以改进系统或子系统的功能，更正设计错误，提高目标系统的工作速度，减小面积耗用，降低功耗和成本等。在EDA技术应用中，自顶向下的设计方法，就是在整个设计流程中各设计环节逐步求精的过程。

6、ip核可分为哪几类？

ANS: ①软IP、②固IP、③硬IP

7、ip在EDA技术的应用和发展中的意义是什么？

ANS:

IP就是将某些功能固化，而当EDA设计也需要这些功能的时候，就可以直接将植入了此功能的IP拿过来直接用，而不用再重新设计。这样既可以提高效率又可以减少设计风险。IP核具有规范的接口协议，良好的可移植与可测试性，为系统开发提供了可靠的保证。

【第二章】

1、可编程逻辑器件经历哪些发展过程？ ANS:

2、Altera公司的PLD芯片主要有哪些系列？ ANS:

按照推出的先后顺序：Classic、MAX、FLEX、APEX、ACEX、APEX

2、Cyclone/2/3/

4、MAX2、Stratix-1/2/3/4/6.【第三章】

1、一个完整的VHDL程序包括哪几个部分？其作用是什么？ ANS: ①实体描述部分 ②结构体描述部分

作用 略

2、VHDL中标示符的命名规则是什么？

ANS: 标识符是设计者在VHDL程序中自己定义的，用于标识不同名称的词语。例如实体名、端口名等。具体规则如下：

·有效的字符：包括26个大小写英文字母，数字包括0~9以及下划线。

·任何标识符必须以英文字母开头

·必须是单一的下划线，且前后都要有字母或数字。·标识符中的英文字母不区分大小写。

·允许包含图形符号（如回车符、换行符等），也允许包含空格符。

3、端口模式有哪些？

ANS: ①IN

2、OUT

3、INOUT双向端口

4、BUFFER 缓冲端口

4、VHDL中有哪些基本的数据类型？ ANS: bit、bit_vector、std_logic、std_logic_vector、boolean（布尔）、natural（自然数）、integer（整数）、signed（有符号）、unsigned（无符号）、array（数组类)、record（记录类型）、Subtype（子类型）、用户自定义类型。

5、常用的VHDL程序包有哪些？

ANS：STD_LOGIC_1164、STD_LOGIC_ARITH、STD_LOGIC_SIGNED、STD_LOGIC_UNSIGNED

【第五章】

1、简述信号和变量的区别

ANS：比较对象

信号SIGNAL

变量VARIABLE

基本用法

用于作为电路中的信号连线

用于作为进程中局部数据存储单元

适用范围

在整个结构体内的任何地方都适用

只能在所定义的进程中使用

行为特性

在进程最后才对信号赋值

立即赋值

简单的说,信号是全局的,用于结构体中并行语句间数据流的传递;变量则是局部的,他主要用于单个进程中中间变量的存储.2、进程的特点是什么？

ANS：(1)进程结构内部的所有语句都是顺序执行的。

(2)多进程之间是并行执行的，并可访问结构体或实体中所定义的信号。

(3)进程的启动是由进程标识符PROCESS后的信号敏感表所标明的信号来触发的，也可以用WAIT语句等待一个触发条件的成立。

(4)各进程之间的通信是由信号来传递的。(5)进程语句的顺序性(6)进程的启动与执行过程

当进程中定义的任一敏感型号发生更新（变化）时，由顺序语句定义的行为就要重复执行一次。当进程中最后一个语句执行完毕后，执行过程将自动返回到进程的起始端，以等待下一次敏感信号的变化。

3、VHDL语言有哪几种描述方式？

ANS: 行为描述、数据流描述、结构描述

【第六章】

1、列举5个宏功能模块

ANS: ① 算数组件，包括累加器、加法器、乘法器和LPM算数函数等。

② 组合电路，包括多路选择器、比较器和LPM门函数等。

③ I/O组件，包括时钟数据恢复（CDR）、锁相环(PLL)等。

④ 存储器编译器件，包括FIFO Partitioner、RAM和ROM宏功能模块等。

⑤ 存储组件，包括存储器、移位寄存器宏模块和LPM存储器函数等。

2、Quartus能够接受的两种RAM或ROM初始化文件的格式是？ ANS：.mif

.hex

3、给出锁相环的工作原理。

ANS: 锁相环路是一个相位反馈自动控制系统。它由以下三个基本部件组成：鉴相器（PD）、环路滤波器（LPF）和压控振荡器（VCO）。其组成方框图如下所示。

锁相环的工作原理：

    

4、已知实验板上有一个10MHZ的有源晶振，现在要产生1MHZ的正弦波，请提出设计方案

【第七章】

1、状态机的优点

ANS:① 高效的顺序控制模型 ②容易利用现成的EDA优化工具③性能稳定④设计实现效率高⑤高速性能

2、一般的状态机结构包括哪几个部分？各自的功能是什么？ ANS: ①说明部分、说明部分用tpye语句定义新的数据类型，其元素通常用状态机的状态名来定义。状态变量（即现态和次态）应定义为信号，便于信息额传递，并将状态变量的数据类型定义为含有既定状态元素的新定义的数据类型。说明部分一般放在architecture 和 begin之间。

②主控时序过程、所谓主控时序过程是指负责状态机运转和在时钟驱动下负责状态转换。压控振荡器的输出经过采集并分频； 和基准信号同时输入鉴相器；

鉴相器通过比较上述两个信号的频率差，然后输出一个直流脉冲电压； 控制VCO，使它的频率改变；

这样经过一个很短的时间，VCO 的输出就会稳定于某一期望值。③主控组合过程、顾名思义，主控组合进程也可称为状态译码过程，其任务是根据外部输入的控制信号，包括来自状态机外部的信号和来自状态机内部其他非主控的组合或时序进程的信号，以确定对外输出或对内部其他组合或时序进程输出信号的内容。④辅助过程、辅助进程用于配合状态机工作的组合进程或时序进程。

3、状态机的状态编码有哪几种？各自的优缺点是什么？

ANS：① 直接输出型编码

这种编码最典型的应用就是计数器。直接输出型编码方式就是所谓的用户自定义编码方式，它的优点是输出速度快，不太可能出现毛刺现象。缺点是程序的可读性差，用于状态译码的组合逻辑资源比其他以相同触发器数量触发器 4构成的状态机多，而且控制非法状态出现的容错技术要求比较高。

②顺序编码

优点是 这种编码方式最为简单，在传统设计技术中最为常用，其使用的触发器最少，剩余的非法状态也最少，容错技术较为简单。缺点也很多，如常常会占用状态转换译码组合逻辑较多的资源，特别是有的相邻状态或不相邻状态的状态转换时涉及多个触发器的同时状态转换，因此将耗费更多的转换时间，而且容易出现毛刺现象。

③一位热码状态编码

一位热码状态编码虽然占用了较多的触发器，但其简单的编码方式大为简化了状态译码逻辑，提高了状态转换速度，增强了状态机的工作稳定性，这对于含有较多的时序逻辑资源、相对较少的组合逻辑资源的FPGA器件是最好的解决方案。

常用的去除毛刺的方法有哪几种？

ANS： ①延时方式去毛刺

②逻辑方式去毛刺 ③ 定时方式去毛刺 P261

【第八章】

1、资源优化可以通过哪几种方式实现 ANS：①资源共享 ②逻辑优化 ③串行化

2、速度优化可以通过哪几种方式实现？

ANS：① 利用流水线设计技术 ②寄存器配平③关键路径法 ④乒乓操作法

【编程题】

1、用VHDL实现某一芯片的功能

2、计数并译码显示

3、键盘扫描并显示

第五篇：习题课-《EDA技术》课程考试大纲

《EDA 技术》课程考试大纲

第一部分 考核说明

一、学习目的和任务

电子设计自动化(EDA)技术是九十年代电子信息技术发展的重要成果，它使大规模集成电路的设计与制作进 入自动化阶段，是目前工业界广泛才应用的设计技术，而未来电子电路设计将是 EDA 的时代。学习本课程的目 的是使学生：系统地掌握 EDA 技术的基本概念和基本实践技能；具备通过可编程器件设计数字系统的本领；具 备学习后续相关课程的能力。通过本课程的学习使学生掌握可编程器件、EDA 开发系统软件、硬件描述语言和电子线路设计与技能训练等 各方面知识；提高工程实践能力；学会应用 EDA 技术解决一些简单的电子设计问题。

本课程主要任务是：

1、使学生掌握 EDA 开发工具 QUARTUSII 的常用工具的使用。

2、使学生掌握 EDA 设计流程及输入方法。

3、使学生掌握的硬件描述语言 VERILOG HDL 的基本应用。

4、使学生掌握原理图输入、VERILOG HDL 文本输入等硬件设计方法。

5、使学生掌握电路的仿真测试和硬件测试的方法，验证实际设计电路的。

二、教学内容及要求

总述：

1．EDA 技术基本概念 EDA 技术的内涵、实现目标，综合的概念，自顶向下的设计方法，EDA 与传统电子设计方法的比较。

2．EDA 设计流程及工具 FPGA/CPLD 设计流程，ASIC 设计流程，常用的 EDA 工具，IP 核的概念，QUARTUSⅡ的使用。

3．VERILOG HDL 硬件描述语言 VERILOG HDL 程序的结构与要素（包括 VERILOG HDL 程序的基本结构、结构体、文字规则、数据类型、操作符等），VERILOG HDL 的基本语句（包括顺序语句和并行语句），VERILOG HDL 子程序，VERILOG HDL 程序库和包，VERILOG HDL 的描述风格。状态 机的设计方法。

具体内容：

第一章 概述

教学内容： EDA 技术及其发展；EDA 技术实现目标；硬件描述语言 VERILOG HDL 介绍；VERILOG HDL 综合介绍；基于 VERILOG HDL 的自顶向下 设计方法；EDA 与传统电子设计方法的比较；EDA 的发展趋势。

教学要求： 掌握：EDA 较传统电子设计方法的优越性。了解EDA 技术及其发展方向。

第二章 EDA 设计流程及其工具

教学内容： FPGACPLD 设计流程；设计输入（原理图HDL 文本编辑）；VERILOG HDL 综合流程学习（适配；时序仿真与功能仿真； 编程下载；硬件测试等）；ASIC 及其设计流程（ASIC 设计方法；一般 ASIC 设计的流程）；常用 EDA 工具（设 计输入编辑器；HDL 综合器；仿真器；适配器(布局布线器)；下载器）QUARTUSII 概述；IP 核介绍。

教学要求： 熟练掌握：FPGACPLD 设计流程；QUARTUSII 操作界面及熟练使用。掌握：EDA 设计流程中硬件设备的正确使用，从而能完成更多的实验和开发项目。了解：IP 核。

第三章 FPGA/CPLD 结构与应用

教学内容： 简单 PLD 原理；CPLD 结构与工作原理；FPGA 结构与工作原理；FPGACPLD 测试技术；FPGA/CPLD 测试技 术； CPLD 和 FPGA 的编程与配置。

教学要求： 掌握：FPGACPLD 测试技术；CPLD 和 FPGA 的编程与配置方法。了解：CPLD/FPGA 结构与工作原理。

第四章 VERILOG HDL 设计初步

教学内容： 多路选择器 VERILOG HDL 描述（2 选 1 多路选择器的 VERILOG HDL 描述；VERILOG HDL 相关语句说明；VERILOG HDL 设计的基本概念和语 句小节）；寄存器描述及其 VERILOG HDL 语言现象（D 触发器 VERILOG HDL 描述；D 触发器 VERILOG HDL 描述的语言现象说明；实现 时序电路的 VERILOG HDL 不同表达方式；异步时序电路设计；VERILOG HDL 设计基本概念和语言现象小节）1 位二进制全加 ； 器的 VERILOG HDL 设计（半加器描述和 CASE 语句；全加器描述和例化语句）；VERILOG HDL 文本输入设计方法初步（编辑输入并保存

VERILOG HDL 源文件；将当前设计设定为工程；选择FPGA/CPLD器件，编译、综合和排错；时序仿真；硬件测试）。

教学要求： 熟练掌握： 理解掌握 VERILOG HDL 硬件描述语言的基本语句；4 选 1 多路选择器的 VERILOG HDL 描述程序设计； 触发器 VERILOG HDL描述程序设计。掌握：同步时序电路设计，全加器描述和例化语句。了解：异步时序电路设计。

第五章 VERILOG HDL 设计进阶

教学内容： 4 位加法数器的 VERILOG HDL 描述；不同工作方式的时序电路设计；双向电路和三态控制电路设计；进程语句结构；仿真。

教学要求： 掌握：4 位加法数器的 VERILOG HDL 描述。了解：进程语句结构。

第六章 原理图输入设计方法

教学内容： 1 位全加器设计向导；2 位十进制数字频率计设计（设计有时钟使能的两位十进制计数器；频率计主结构电路设 计；测频时序控制电路设计；频率计顶层电路设计）；设计项目的其他信息和资源配置；参数可设置 LPM 兆功能 块（基于 LPM_COUNTER 的数控分频器设计；基于 LPM_ROM 的 4 位乘法器设计）；波形输入设计方法。

教学要求： 熟练掌握：1 位全加器原理图输入设计；参数可设置 LPM 兆功能块的设计方式。掌握：2 位十进制数字频率计设计；波形输入设计方法。了解：设计项目的其他信息和资源配置

第七章 有限状态机设计

教学内容： 一般有限状态机的设计；Moore 型有限状态机的设计；Mealy 型有限状态机的设计；状态编码；状态机剩余状态 处理；LPM 模块的 VERILOG HDL 文本方式调用。

教学要求： 熟练掌握：Moore 型有限状态机的设计；Mealy 型有限状态机的设计。掌握：一般有限状态机的设计； 了解：LPM 模块的 VERILOG HDL 文本方式调用。

第八章 VERILOG HDL 结构与要素

教学内容： VERILOG HDL 文字规则；数据类型；VERILOG HDL 操作符；LPM 的 VERILOG HDL 文本方式调用。教学要求： 掌握：LPM 的 VERILOG HDL 文本方式调用。了解：VERILOG HDL 文字规则；VERILOG HDL 操作符。

第九章 VERILOG HDL 基本语句

内容： VERILOG HDL 可综合的基本语句（顺序语句、并行语句）及其结构与用法

教学要求： 掌握：VERILOG HDL 基本语句：顺序语句、并行语句及其结构与用法

重要内容：

一）EDA 基础知识

1． EDA 技术概念

2． EDA 技术发展的 3 个阶段（CAD，CAE，EDA）

3． EDA 技术实现目标

4． EDA 技术实现目标的途径

5． 硬件描述语言

6． VERILOG HDL的发展过程（1）含义（2）创建时间（3）特点

7． VERILOG HDL 综合，含义，内容

8． VERILOG HDL 的设计方法，分为哪几个阶段

9． 自顶向下，自底向上方法比较

10． FPGA/CPLD 设计流程 设计输入；功能仿真；综合；适配；时序仿真；编程下载

11． FPGA/CPLD 结构特点

12． ASIC 设计方法

13． ASIC 设计流程

14． 常用 EDA 工具及功能

15． IP 核概念

16． 常用缩写的含义：EDA，CAD，CAE，CAM，ASIC，PLD，FPGA/CPLD，VERILOG HDL，IP，SOC，SOPC，RTL，ISP，IEEE 等

二）VERILOG HDL 语言

1． VERILOG HDL 设计实体的基本结构，配置： 各部分的组成、功能

2． VERILOG HDL 语言要素（格式、使用方法、适用范围）1）VERILOG HDL 文字规则 ：数字，字符串，标识名，下标名 2）VERILOG HDL 数据对象 ：信号，变量，常数 3）VERILOG HDL 数据类型（预定义，用户自定义）标量类型，复合类型，存取类型，文件类型 4）VERILOG HDL 操作符：逻辑操作符，关系操作符，算术操作符，重载操作符

3． VERILOG HDL 语言的主要描述语句（组成、格式、使用方法、适用范围）

1）顺序语句：赋值语句；转向语句（IF，CASE，LOOP，NEXT，EXIT，WAIT）；子程序调用 2）并行语句：进程，元件例化，并行过程调用，并行信号赋值

三）QUARTUS II 工具软件

1． QUARTUS II 的特点

2． 原理图输入设计法的基本操作：编程、编译、生成元件符号、功能仿真、引脚锁定、编程下载、硬件调试

3． 原理图输入的层次化设计

四）程序的分析与编程

（一）基本逻辑电路的设计 1． 组合逻辑电路 1）门电路：与门 AND；或门 OR；非门 NOT；异或门 XOR。例 4-18 三态门 例 5-13 2）比较器：一位比较器

例 4-10 四位二进制比较器 例 8-17，8-18 3）数据选择器：2 选 1 多路选择器 例 4-1，4-2，4-3 4 选 1 多路选择器 例 5-11

4）半加器 例 4-19 例 4-20 例 4-21 5）全加器 例 4-22 6）译码器：3-8 线译码器 例 8-23、7 段显示译码器 例 5-21 例 8-12 7）奇偶校验逻辑电路 例 9-4 9-30 8）编码器 8-3 优先编码器 例 5-19 2． 时序电路 1）触发器：D 触发器 例 4-7；JK 触发器；RS 触发器 例 9-16 2）计数器：二进制 例 5-2 例 9-28；十进制 例 5-3 3）寄存器：锁存寄存器 例 9-26 9-27；移位寄存器 例 5-4 4）（数控）分频器 例 5-23 5）频率计 例 5-24-27

(二）有限状态机 1． MOORE 型 例 7-2 2． MEALY 型 例 7-6 例 7-5

三、考试内容 大纲要求的熟练掌握及要求掌握的内容，其覆盖面应 90%以上，理解的内容要覆盖其全部的 60%以上，要求 了解的内容其覆盖面要占其全部的 30%以上。EDA 技术的基本概念与可编程器件的基本原理占全部内容的 30%，EDA 开发工具软件占全部内容的 20%，硬件描述语言占全部内容的 50%。试卷结构及题型及综合成绩 综合成绩依据

四、试卷结构及题型及综合成绩依据

1．试卷结构 基本题 50%左右，综合题 40%左右，提高题 10%左右。

2．题型 包括填空题、单项选择题、简答题（包括名词解释）、程序分析（包括改错、程序填空、程序解释、运行结 果分析等）及编程题（时序逻辑电路、组合逻辑电路）。填空题、单项选择题、名词解释、简答题以对基本概念的理解和硬件的内部结构，考核内容包括：应掌握的 基本概念、定义和基本计算及分析方法，理解和了解的内容也以此形式出题。程序分析、改错题及编程题以重点掌握 VERILOG HDL 语言的结构和使用方法为主，考核内容包括：VERILOG HDL 语言的基 本结构，库和程序包的应用，基本顺序语句的使用，并行语句(进程语句和元件例化语句)的使用，状态机设计方 法分析，对组合逻辑电路和时序逻辑电路的设计和编程。

3．综合成绩依据

综合成绩根据期末考试成绩、平时综合(平时成绩和实验)综合评定。平时成绩包括：作业、考勤、测验、实 验。

综合成绩=考试 70%+平时 15 %+实验 15 %。

五、考试方式 采用闭卷考试（笔试）形式，同时出 A、B 两套试题，其份量及难易程度大体相当。

六、试题数量及时间安排 试卷涵盖教学大纲规定内容的 90%以上，根据题

型，单项选择题 5 至 10 个、填空题 10 至 20 个空，简答题 3-5 个，程序分析 1-3 道，设计题 1-3 道。各个题型的分数比例如下：

1、单项选择题 10%

2、填空题 20%

3、简答题 20%

4、分析题 30%

5、编程题 20% 考试时间 120 分钟，考试日期一般安排在12~13周内进行。

七、答题要求 要求学生正确运用所学知识，答题过程完整，步骤清晰，描述准确，程序结构清晰。