数字逻辑电路学习总结

第一篇：数字逻辑电路学习总结

数字逻辑电路学习总结

学

号：

、姓

名：

学

院：

专

业：

数字逻辑电路学习总结

经过一学期的学习，我对数字逻辑电路这门课程总结如下： 一：数字逻辑电路绪论及基础

1．数字信号与模拟信号的区别（数值和时间的连续性与不连续性）2．数字电路特点:电路结构简单，便于集成化；工作可靠，抗干扰能力强；信息便于长期保存和加密；产品系列全，通用性强，成本低；可进行数字运算和逻辑运算。

3．数制转换（二进制、八进制、十六进制、8421BCD码）

十～二：右→左，每三位构成一位八进制，不够补0

二～八：右←左，每一位构成三位二进制

八～二：右→左，每四位构成一位十六进制，不够补0

十六～二：右 →左，每一位构成一位二进制

十～8421BCD：每一位组成8421BCD码 4．二进制运算（0+0=0，0+1=1，1+1=1 0）

5．基本逻辑门（与门、或门、非门、与非门、或非门、异或、同或）

与门：F=ABC

或门：F=A+B+C

非门：F|

与非门：（AB）| 或非门：F=（A+B）| 异或门：F=A|B+AB|=A（+）B 同或门：F=AB+A|B|=A（*）B 6．逻辑代数基本公式及定理

7．最大项与最小项（为互补关系）8．逻辑函数化简（代数法和卡诺图法）卡诺图包围圈尽量大，个数尽量小，要全部包围，包含2^n个方格

二：组合逻辑电路

1.组合逻辑电路的分析与设计

任一时刻的输出只取决于同一时刻输入状态的组合，而与电路原有的状态无关的电路

分析：写出表达式，列出真值表，根据化简函数式说明逻辑功能 设计：列出真值表，写出逻辑函数，化简，画逻辑图 2.半加器与全加器的区别（考虑是否进位）

3.编码器（二～十进制编码器P120、优先编码器P134）8-3优先编码器

10-4优先译码器

4.译码器（二进制编码器P140、二至十进制译码器P143）3-8译码器

5.数据选择器

4选1数据选择器 8选1数据选择权

三：触发器

1.触发器 逻辑功能可分：

RS触发器 D触发器 JK触发器 T触发器 T’触发器 触发方式可分：

电平触发器 边沿触发器 主从触发器 电路结构可分：

基本RS触发器 同步触发器 维持阻塞触发器 主从触发器 边沿触发器 2.触发器的转换

公式法和图形法（了解触发器的逻辑符号，对比表达式的特性，画出逻辑图）

说明：真值表

表达式

约束条件

CP脉冲有效区

实现的功能

各触发器的转换波形图的画法 四：时序逻辑电路

1.同步时序逻辑电路的分析与设计

分析：确定电路组成→写出输出函数和激励函数的表达式→电路的次态方程→作状态表和状态图→做出波形图→功能描述→检查电路是否能自启动

设计：确定输入、输出及电路状态来写出原始状态表和原始状态图化简原始状态表（可用卡诺图化简）→进行状态赋值（写出真值表）→选择触发器

2.异步时序逻辑电路分析

写出激励函数表达式→写出电路的次态方程组→作状态表→做时序图，说明电路功能

3.计数器

同步计数器：同CP

异步计数器：不同CP 写出时序方程、输出方程、驱动方程→次态方程→状态计算，列出状态表→画出状态图

功能描述：其实数字电路在我们生活中有很大的作用，在人们的日常生活中，常用的计算机，电视机，音响系统，视频记录设备，长途电话等电子设备或电子系统，无不采用数字电路或数字系统数字电子技术的应用。关于数制和码制学习，主要涉及进制之间的变换，转换等。当然也强调了二进制的各种运算，以及源码反码补码运用等。几种常用的编码，我们主要学的是BCD码，还有余3码。

如果说关于数制和码制学习还看不出和数字电路有何关系，接下来的逻辑代数基础这章更加靠近我们之后的数字电路学习了，对于数制仅仅只是工具。各种真值表，门电路，逻辑方程等等都全面。本章也有很多需要去记忆的公式定理，比方说基本公式，常用公式以及逻辑代数的基本定理等等。

逻辑函数的表示方法有这几种：

1、逻辑真值表

2、逻辑函数式

3、逻辑图

4、波形图，这些表示方法之间是可以互相转换的。

逻辑函数的两种标准形式，最小项和最大项，我们用最小项用的是最多。由于随着课程学习的深入我们遇到的逻辑函数表达式越来越复杂，自然需要化简来实现公式的简化，电路的简化，于是我们学习到了卡诺图化简法，用卡诺图化简法大大提高了我们化简的效率和准确率。

在一些实际电路中我们并不需要一些变量，这些变量或许会影响我的结果或者也不影响，这些变量统称为无关项，在函数表达式中我们称之为约束项和任意项。对于无关变量的作用，通常用于化简以及之后的消除竞争——冒险现象等。

我们有了逻辑代数这一直接数字电路基础，之后的组合逻辑电路和时序逻辑电路的分析和设计，便更加明确和逻辑。

组合逻辑电路学习我们才真正意义上开始接触逻辑电路。组合逻辑电路的逻辑功能是任意时刻的输出仅仅决定于该时刻的输入；电路结构则是不含有记忆器件。逻辑功能的描述和之前学习表示方法一致，真值表，逻辑方程，逻辑图和波形图。对于组合逻辑电路分析方法则是：①逐条写出电路输入到输出的逻辑函数式；②用公式化简法和卡诺图化简法让函数式化简；③为了更加直观可以转换为真值表形式；④最后分析结果。组合逻辑的设计方法步骤：先逻辑抽象，再写逻辑函数式，然后选择器件类型，转化适当形式。

主要的基本组合逻辑电路不多，比如：普通编码器，优化编码器，译码器，显示译码器，数据选择器，加法器（全加器，半加器，一位加法器，多位加法器，多元加法器，超前进位加法器），数值比较器等等。这些都是我们很常用而且很基本的组合逻辑电路。

对于组合逻辑电路中，竞争——冒险现象可以通过接入滤波电容，引入选通脉冲和修改逻辑设计来实现消除竞争冒险现象。

第二篇：数字逻辑电路实验报告

数字逻辑电路设计

--多功能数字钟

学院：计算机科学与通信工程 专业： 姓名： 学号：

指导老师：

江苏大学计算机10 数字逻辑电路设计报告

多功能数字钟

一、设计任务及要求

（1）拥有正常的时、分、秒计时功能。

（2）能利用实验板上的按键实现校时、校分及清零功能。（3）能利用实验板上的扬声器做整点报时。（4）闹钟功能

（5）在MAXPLUS II 中采用层次化设计方法进行设计。

（6）在完成全部电路设计后在实验板上下载，验证设计课题的正确性。

二、多功能数字钟的总体设计和顶层原理图

作为根据总体设计框图，可以将整个系统分为六个模块来实现，分别是计时模块、校时模块、整点报时模块、分频模块、动态显示模块及闹钟模块。

江苏大学计算机10 数字逻辑电路设计报告

（1）计时模块

该模块使用74LS160构成的一个二十四进制和两个六十进制计数器级联，构成数字钟的基本框架。二十四进制计数器用于计时，六十进制计数器用于计分和秒。只要给秒计数器一个1HZ的时钟脉冲，则可以进行正常计时。分计数器以秒计数器的进位作为计数脉冲。

用两个74160连成24进制的计数器，原图及生成的器件如下：

江苏大学计算机10 数字逻辑电路设计报告

（2）校时模块

校时模块设计要求实现校时，校分以及清零功能。

*按下校时键，小时计数器迅速递增以调至所需要的小时位。*按下校分键，分计数器迅速递增以调至所需要的分位。*按下清零键，将秒计数器清零。

注意事项：① 在校分时，分计数器的计数不应对小时位产生影响，因而需要屏蔽此时分计数器的进位信号以防止小时计数器计数。

② 利用D触发器进行按键抖动的消除，因为D触发器是边沿触发，在除去时钟边沿到来前一瞬间之外的绝大部分时间都不接受输入，可以消除抖动。

③ 计时采用1HZ的脉冲驱动计数器计数，而校时则需要较高频率的信号驱动以达到快速校时的目的。因此这两种脉冲信号就需要两路选择器进行选择，条件即为是否按键。

注：D触发器用于按键的消抖，接更高的频率用于校时和校分，二路选择器用于区分是正常计时还是校时。

江苏大学计算机10 数字逻辑电路设计报告

数字，6次一个循环，形成一个扫描序列。利用人眼的视觉暂留则可以同步显示6个数字。

注：

CLK为时钟信号，S为计数器的小时，F为分，M为秒，SELOUT为六路选择器，选择哪个数码管工作，SEGOUT为七段译码器，使数码管显示数字。

器件（6）闹钟模块

注意事项：① 设定的闹钟的时间应使用新的计数器进行存储，与正常的计时互不干扰。

② 与正常计时状态的显示切换。可以设定一个按键，用于选择是将计时时间还是将闹钟时间送至动态显示模块。

③ 应实现一个比较模块，当计时到与闹钟时间相等时，则驱动扬声器鸣叫。

④ 闹钟响声应限定在一定时间内，且在这段时间内应随时可以通过按键取消闹时状态。

闹钟调时和分以及正常计时与闹钟定时之间的选择原图及生成的器件如下：

江苏大学计算机10 数字逻辑电路设计报告

注：

输入端CLK为时钟信号，SD清零，NAOZHONG是使计数器正常计时和闹钟定时界面的切换，SE调闹钟的小时，SD调闹钟的分，输出端即为闹钟的小时和分。

闹钟界面和正常计时界面的转换器件如下：

注：

S表示计时器的时，F表示计时器的分，M表示计数器的秒；

SS表示闹钟的时，FF表示闹钟的分；Q为计时和闹钟两个界面的切换开关，ABC为输出的时间。

正常计时时间和设定闹钟时间的比较器件如下：

注：

江苏大学计算机10 数字逻辑电路设计报告

use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity cnt60_06 is port(clk:in std_logic;

clear:in std_logic;

c:out std_logic;

k1,k0:out std_logic_vector(3 downto 0));

end cnt60_06;architecture cnt of cnt60_06 is signal q1,q0:std_logic_vector(3 downto 0);begin

process(clk,clear)

begin

if(clear='1')then

q1<=“0000”;q0<=“0000”;c<='0';

else

if(clk'event and clk='1')then

if(q1=“0101” and q0=“1001”)then-----到59

q1<=“0000”;q0<=“0000”;c<='1';

elsif(q1<“0101” and q0=“1001”)then

q0<=“0000”;q1<=q1+'1';c<='0';

elsif(q0<“1001”)then

q0<=q0+'1';

end if;

end if;

end if;

k1<=q1;

k0<=q0;

end process;end cnt;

用VHDL语言写的报时器源代码如下：

library ieee;use ieee.std_logic_1164.all;

use ieee.std_logic_unsigned.all;entity alert_06 is port(f1,f0,m1,m0:in std_logic_vector(3 downto 0);

siga,sigb:out std_logic);

end alert_06;

architecture a of alert_06 is begin siga<='1'when(f1=“0101” and f0=“1001” and m1=“0101” and(m0=“0000” or m0=“0010” or m0=“0100” or m0=“0110” or m0=“1000”))else'0';

0

江苏大学计算机10 数字逻辑电路设计报告

port(clk:in std_logic;

s :in std_logic_vector(7 downto 0);

f :in std_logic_vector(7 downto 0);

m :in std_logic_vector(7 downto 0);

selout:out std_logic_vector(5 downto 0);

segout:out std_logic_vector(6 downto 0));end display_06;

architecture a of display_06 is signal number:std_logic_vector(3 downto 0);signal sel

:std_logic_vector(5 downto 0);signal seg

:std_logic_vector(6 downto 0);signal q

:std_logic_vector(2 downto 0);begin a:process(clk)begin if(clk'event and clk='1')then q<=q+1;end if;end process a;process(q)begin case q is

when“000”=>sel<=“000001”;when“001”=>sel<=“000010”;when“010”=>sel<=“000100”;

when“011”=>sel<=“001000”;when“100”=>sel<=“010000”;when“101”=>sel<=“100000”;when others=>sel<=“000000”;end case;end process;

process begin if sel =“000001”then

number<=m(3 downto 0);elsif sel=“000010”then

number<=m(7 downto 4);elsif sel=“000100”then

number<=f(3 downto 0);elsif sel=“001000”then

number<=f(7 downto 4);

江苏大学计算机10 数字逻辑电路设计报告

end switch_06;

architecture a of switch_06 is begin process(Q,s,ss,f,ff,m)Begin

if(Q='1')then

A<=ss;B<=ff;C<=“00000000”;

else

A<=s;B<=f;C<=m;

end if;

end process;

end a;正常计时时间和设定的闹钟时间之间的比较的源代码如下：

library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity comp_06 is port(s,ss,f,ff:in std_logic_vector(7 downto 0);d:out std_logic;Q:in std_logic);end comp_06;architecture behavior of comp_06 is

begin process(Q,s,ss,f,ff)begin if(rising_edge(Q))then if(s=ss and f=ff)then d<='1';

else d<='0';end if;end if;end process;end behavior;

第三篇：数字逻辑电路实验报告

《数字逻辑电路》实验报告

第次实验：

姓名：

学号：

级系班

邮箱：

时间：

正文（由下面八项内容评定每次实验报告成绩）

一、实验目的本次实验预期要学习到的知识、方法等

二、实验原理（背景知识）

本次实验需要的理论知识背景、实验环境和工具等前期准备知识，预习时完成的引导性实验内容一般在此有所体现。

三、实验器材/环境

本次实验中使用的硬件器材和软件环境

四、实验设计思路（验收实验）

验收实验的设计流程图/卡诺图/真值表/代码等或其他

五、实验过程（验收实验的过程）

充分截图，详细说明实验过程步骤等

六、实验结果

简单介绍本次实验完成的工作，学到的知识等。

七、实验中遇到的问题及解决方案

请将已经解决的问题写在这里，没有解决的问题也可以保留在这里，但是可能不能立即得到回答，没有得到回答的问题请在下一次课时向老师和助教当面提问。

八、实验的启示/意见和建议

1对本课程或本次实验的意见建议等，如：实验内容难度，实验时间安排，如何提高实验效果等。

2对本次实验内容你有没有让同学更有兴趣的建议，或者如何才能让你对本次实验更有兴趣？

3你有好的与本次实验有关的实验内容建议吗？比如在日常的学习和生活中遇到的，可以转换为实验的内容？

我们将非常感谢你给我们提出意见和建议，这将使我们的课程更加生动有效。

附：本次实验你总共用了多长时间？包括预习时间、和课堂完成时间。（请大家如实统计，时间长短不影响本次实验的成绩。这个主要用于统计大家的工作时间，粗略确定实验的难度，为我们以后的实验设计提供参考。）

感谢大家的观看和支持！

第四篇：《数字逻辑电路》课程教学大纲

《数字逻辑电路》课程教学大纲

第一章 数制与编码

在数字电路和计算机中，只用0和1两种符号来表示欣喜，参与运算的数也是由0和1构成的，即二进制数。考虑到人类计数习惯，在计算机操作时，一般都要把输入的十进制数转换为二进制数后再由计算机处理；而计算机处理的二进制结构也需要转换为便于人类识别的十进制数然后显示出来，因此，需要学习不同的数值及转换方法。

通过这一章的学习，学习者要理解数字电路的特点以及几种数制之间的转换方法 进一步学习后续内容打好基础；

本章的主要教学内容（教学时数安排：8学时）： §1.1 概述

§1.2 数制与编码 §1.3 编码

第二章 逻辑代数

本章主要介绍逻辑代数的基本定理和定律，常用公式及三大规则（代入、反演、对偶）。

通过本章的学习熟悉逻辑代数的各种表示方法（真值表、表达式及逻辑图等），理解各种逻辑门的图形符号，理解最小项的基本概念及标准与或式的表示方法。掌握逻辑代数变换技巧及逻辑代数化简方法。

本章的主要教学内容（教学时数安排：8学时）： §2.1 逻辑代数的基本概念 §2.2 逻辑代数的运算法则 §2.3 逻辑代数的表达式 §2.4 逻辑代数的公式简化法

第三章 门电路

本章介绍典型TTL集成电路的基本工作原理，典型TTL与非门主要外部特性（电压传输特性、输入特性、输出特性），OC门和TS门的图形符号及逻辑功能，及其正确应用的注意事项。

要了解典型TTL集成电路的基本工作原理，要求掌握典型TTL与非门主要外部特性（电压传输特性、输入特性、输出特性），熟悉一些主要参数，理解OC门和TS门的图形符号及逻辑功能，了解其正确应用及注意事项。了解MOS门电路（特别是CMOS门电路）的构成，熟悉逻辑特性。

本章的主要教学内容（教学时数安排：8学时）： §3.1 概述

§3.2 体二极管和三极管的开关特性 §3.3 分立元件门 §3.4 TTL集成门

§3.5 其他类型的双极型集成电路 §3.6 MOS集成们

第四章 组合逻辑电路

本章主要介绍了掌握组合逻辑电路的分析方法，一些常用的组合逻辑电路，如加法器、数据选择器、数据分配器等，以及半导体数码管的基本结构和引脚符号的含义，组合逻辑电路的竞争冒险现象。

通过本章的学习，要掌握组合逻辑电路的分析方法，以识别给定电路的逻辑功能，能设计一些简单的，常用的组合逻辑电路，掌握编码器、译码器的基本概念及应用方法，了解半导体数码管的基本结构和引脚符号的含义，了解加法器、数据选择器、数据分配器的基本原理和应用，了解组合逻辑电路的竞争冒险现象。

本章的主要教学内容（教学时数安排：8学时）： §4.1 概述

§4.2 若干常用的组合逻辑电路

§4.3 基于Verilog HDL的组合逻辑电路设计 §4.4 组合逻辑电路的竞争——冒险现象

第五章 触发器

本章主要介绍了基本RS触发器的组成、工作原理、逻辑功能及逻辑功能的描述方法，还有同步触发器的电路结构，逻辑功能，主要介绍了边沿JK触发器、T触发器、维持阻塞D触发器集成JK、D触发器。

通过本章的学习，要理解掌握基本RS触发器的组成、工作原理、逻辑功能及逻辑功能的描述方法，了解同步触发器的电路结构，熟记其逻辑符号、逻辑功能，并会熟练运用，掌握主从JK触发器、T触发器、维持阻塞D触发器的逻辑符号，逻辑功能；掌握集成JK、D触发器的使用常识。

本章的主要教学内容（教学时数安排：8学时）： §5.1概述

§5.2 基本RS触发器 §5.3 钟控触发器 §5.4 集成触发器

§5.6 触发器之间的转换

§5.7 基于Verilog HDL的触发器设计

第六章 时序逻辑电路

本章主要介绍了时序逻辑电路的概念及与组合逻辑电路的区别，寄存器的电路组成、常见类型及逻辑功能，以及时序逻辑电路的分析方法和设计方法，重点介绍了常见的二进制、十进制计数器工作原理及功能，集成寄存器、计数器的工作原理与设计方法。本章是本课程的重要部分。

通过本章的学习，掌握时序逻辑电路的概念及与组合逻辑电路的区别，掌握寄存器的电路组成、常见类型及逻辑功能，熟练掌握时序逻辑电路的分析方法和设计方法，掌握常见的二进制、十进制计数器工作原理及功能，了解集成寄存器、计数器的使用常识。

本章的主要教学内容（教学时数安排：8学时）： §6.1 概述

§6.2 数码寄存器和移位寄存器 §6.3 计数器 §6.4 基于Verilog HDL的时序逻辑电路的设计

第七章 脉冲单元电路

本章主要介绍脉冲波形的主要参数，555定时器、单稳态触发器、施密特触发器、多谐振荡器的电路组成、工作原理以及各种触发器的应用。

通过本章的学习后，要掌握脉冲产生和变换电路的调试方法熟悉脉冲波形的主要参数，掌握单稳态触发器、施密特触发器、多谐振荡器的电路组成和工作特点，掌握555定时器的功能。

本章的主要教学内容（教学时数安排：6学时）： §7.1 概述

§7.2 施密特触发器 §7.3 单稳态触发器 §7.4 多谐振荡器

第八章 数模和模数转换

本章主要介绍了 A/D与D/A转换电路的概念及A/D与D/A转换的区别，A/D与D/A转换电路组成、常用参数、分辨率和误差。

通过本章的学习后，要掌握A/D与D/A转换电路的概念及A/D与D/A转换的区别，掌握A/D与D/A转换电路组成、常用参数、分辨率和误差，熟练掌握转换的使用环境和特定型号。

本章的主要教学内容（教学时数安排：6学时）： §8.1 概述 §8.2 数模转换 §8.3 模数转换

第九章 程序逻辑电路

半导体存储器是程序逻辑电路中的主要组成部分。本章主要介绍了程序逻辑电路的结构和特点，然后系统的介绍了半导体存储器的工作原理和使用方法。

通过本章的学习后，要了解程序逻辑电路的结构和特点，并掌握半导体存储器的工作原理和使用方法

本章的主要教学内容（教学时数安排：4学时）： §9.1 概述

§9.2 随机存储器 §9.3 只读存储器

§9.4 程序逻辑电路的应用

制定者：

执笔 校对者: 审定者：

批准者：

第五篇：2014-2015第一学期数字逻辑电路期末总结

2014-2015第一学期数字逻辑电路期末总结：

1、数字逻辑电路的基本概念、基本和复合逻辑运算、基本逻辑分析方法（含化简和变换的方法）；

2、基本硬件单元（如OD门、TSL门、传输门的等的特点和用途）；

3、组合电路分析（SSI、MSI（重点译码器、7段显示器（共阴和共阳）和数据选择器、数值比较器74LS85、加法器74HC283 如4.4.32等））、设计（MSI，重点译码器和数据选择器（3+1）个变量的情况也要掌握）； 重点掌握MSI的相关习题和内容。（参见上课布置的习题）。同时在组合电路的设计中考虑将基于SSI/MSI的设计演变为基于FPGA的设计方案。参见习题。

4、触发器和锁存器（特点和应用场合），突出双稳态的特点，包括SR、JK、D、T和T'的特点和相互转换（可不考虑SR的转换），会画波形（尤其是JK和D，如习题5.4.6（也可看作时序电路分析）5.4.3 6.2.2）；包括上课补充的重点例题等。

5、时序电路（同步）分析（突出状态循环、周期性），移位寄存器实现串并转换等。而时序电路设计主要是串行序列检测、串行奇偶校验、串行加法等应用状态图的设计及编码、计数器（74LVC161、163、192）及其HDL描述和状态图设计及其HDL描述,HDL 描述主要包括计数器和状态机的描述（P306 6.6.3节）习题：6.6.2 6.6.3 6.6.6

6、FPGA和实验的基本步骤和方法，重点突出功能仿真的步骤和显示现象。

下列对FPGA结构与工作原理的描述中，正确的是。A.FPGA全称为复杂可编程逻辑器件；

B.FPGA是基于乘积项结构的可编程逻辑器件；

C.基于SRAM的FPGA器件，在每次上电后必须进行一次配置；

D.FPGA更适合完成各种算法和组合逻辑, CPLD更适合于完成时序逻辑。

在VerilogHDL的always块中，阻塞式赋值语句和非阻塞赋值语句执行过程的主要区别是阻塞赋值语句是立即执行，非阻塞是多条费阻塞赋值语句运算结束时，才同时并行完成赋值语句。

基于FPGA的设计流程大体可分为design 设计输入-->综合、功能仿真-->fit 适配-->时序分析、时序仿真、编程和下载配置 4个步骤。