Allegro学习总结0523

第一篇：Allegro学习总结0523

1、Allegro软件快捷键自定义功能非常好用，例如：通过输入命令：alias F zoom in就表示定义F键功能是zoom in，个人感觉要比PADS使用起来方便。用这种方法创建的快捷键是不能保存的，可以在创建时同时录制脚本，以脚本方式保存快捷键。

2、Allegro的脚本录制功能根PADS宏命令功能很相似。

3、Allegro的热焊盘定义：如果平面层采用负平面，定义热焊盘时必须定义Thermal Relief和Antipad层。创建焊盘过程与xpeditional创建焊盘过程难易程度差不多。

4、Allegro使用坐标命令绘制电路板板框方法实现起来比较方笔(在输出窗口中输入坐标值)

5、Allegro的约束管理器功能和使用方法根xpeditional极为相似。

6、Allegro中具有按照区域摆放元件功能：为便于区分模拟、数字电路，精确定位元件布局，可将电路板划分为若干个区域，Allegro将这些区域称为Room。创建好Room区域后，为每个器件分配这些区域，使用快速放置方式，把元件按照Roo区域来进行放置，可以准确、快速、高效的进行器件的放置，而PADS软件没有该功能（PADS可以安装REFDES参考位号顺序进行放置元件）。

7、Allegro的区域规则很好但是PADS没有区域规则，Xpedition具有区域规则功能。

8、Allegro中元件的对齐是参照鼠标放置在哪个元件上，就依据该元件为基准进行对齐，然而PADS软件是依据鼠标最后选择的元件为基准进行对齐。

9、Allegro中可以删除走线中的一小段、也可以实现移动走线中的一小段线，PADS软件中没有该功能。

10、Allegro学习中布线章节内容：

1、设置布线格点

2、添加连接线

3、布线命令下的Option控制面板设置

4、添加过孔和过孔的选择

5、设置盲埋孔

6、Bubble布线方式

7、Working layer Mode

8、走线基本操作—Slide/Delay Tune/Custom Smooth/Delete/Cut option

9、布线扇出

10、群组布线

11、自动布线

12、Differential pairs

13、设置查分规则

14、查分约束说明1—7

15、布线优化Gloss

16、Via Eliminate/line smoothing/centering lines/improve line entry/line fattening/converting corners/

11、Allegro可以对指定区域内的元件进行命名，PADS软件没有该功能。

12、Allegro中可以手动命名元件编号，然后PADS软件只能在ECO模式下才可以对元件重新命名。

13、Allegro可以实现使用不同的 颜色显示不同的层面的Rat(飞线)。

14、Allegro可以实现对相同的零件复制Fanout。

15、Allegro可以实现直接点选元件，即时显示该物件的Constraints设定。

16、Allegro在创建封装放置焊盘时是否有阵列功能？

17、Allegro中设置焊盘参数时，也是支持复制该层焊盘参数粘贴到其它层上，PADS VX1.2版本才支持该项功能。

18、Allegro中修改元器件管脚名称时使用起来不是很方便。

19、Allegro中格点设置、颜色、图框大小等参数都可以通过使用Script录制命令后，然后在ENV中使用alias来进行定义快捷键，重启allegro后快捷键就可以生效使用。20、Allegro中焊盘库文件组成：Flash(热风盘)、Shape(特殊形状焊盘)、anti-pad(隔离焊盘)以及Regular pad(常规焊盘)，焊盘、丝印文字、图形和边界区域，就组成了pcb封装库文件。

21、Allegro的封装库组成文件比较多，非常复杂，初学者可能会感到困惑，PADS库结构就比较简单易懂、易学习。

22、Flash库：包含文件（.fsm，.dra）,flash symbol;Shape铜皮库：包含文件（.ssm,.dra），Shape symbol；Mechanical symbol机械图形库:包含文件（.bsm、.dra）；format symbol:包含文件有（.osm,.dra），表格图形库；package symbol:包含的文件（.psm,dra），元件封装库；

23、Allegro中在焊盘创建编辑器中修改焊盘后，执行update to design,这样只是对当前设计进行更新，不保存焊盘库文件，修改内容影响标准库，如果需要更新库中相应的当前文件，需要执行先update to design,然后再保存。

24、Allegro中设置走线及摆放零件区，在Board Geometrydimension中绘制走线区（route keepin）,紧张布线区，Package keepin(摆零件)、禁止摆放区。

25、Allegro中设置format symbol、mechical symbol/flash symbol/package symbol/shape，都在执行filenew symbol来产生***.*sm文件，点击保存生成***.dra文件，即封装文件。

26、支持在BGA区域中设置在manutacturing的NO_Probe_bottom层添加相应的控制区域，禁止在bottom层添加测试点。支持预览封装库的3维视图！

27、Allegro16.5新增加功能：Associative,dimensioning,status bar updates、3D View update,intelligent PDF output,databaselocking,Downrev to16.3,zoom button in pick dialog.28、Allegro中输出光绘文件时，各层需要显示输出的内容的设置方式和PADS软件有很多大差别，要比PADS软件输出gerber文件复杂很多，不利于初学者学习。另外一种方法是通过导入模板文件的方法来输出artwork文件，这种方法操作比较简单，但是要求层数要相匹配，否则无法正常导出光绘文件。

29、在PCB中按照room属性进行元器件布局，在orcad原理图中元器件整体编辑修改，添加room属性，然后生成网表导入到PCB环境中去；在PCB环境中使用Placequick place->place by room进行元件放置。

30、Allegro约束管理器中Physical（物理规则）是设置线宽的，右键->create physical cset

31、Allegro约束管理器中Space规则设计个人觉得比xpedition中的ces设置麻烦。

32、区域约束规则设置：主要设置线宽和线间距，33、Allegro中show element命令非常好用，能清楚方便的显示出要查看对象的信息。

第二篇：allegro学习问题总结日志

Allegro 初学习问题总结

1.0 基本功能及常应用..................................................................................................................................2 1.1 制作一个板子，对于边框要考虑实际的应用，这时需要将边框做成弧形，以免伤手。如图下............................................................................................................................................................2 1.2 分割覆铜图解..................................................................................................................................3 1.3 ALLEGRO PCB制版，遇到的问题？........................................................................................5 1.3.1焊盘制作................................................................................................................................5 1.3.2 原点定义...............................................................................................................................6 1.4.1布局与布线以及细节问题....................................................................................................7 1.5快捷键 设置。.................................................................................................................................9 1.6 z-cope 覆铜.....................................................................................................................................11 1.7 网络属性的修改............................................................................................................................12 1.71 引脚网络属性的修改。....................................................................................................12 1.72 shape网络属性的修改。.....................................................................................................12 1.9 DRC 处理......................................................................................................................................13 1.91 对于out of date shape 错误如何修改................................................................................14 1.10 BGA布线设置规则.....................................................................................................................14 2.0 Cadence layout布局布线常见问题详解............................................................................................18

丁辉---2010.6.4--

1.0 基本功能及常应用

1.1 制作一个板子，对于边框要考虑实际的应用，这时需要将边框做成弧形，以免伤手。如图下

可以吧直角转换为圆弧角！选择后点击两边即可。

选择Fillet 之后，在画的长方形两边，点击下就可以形成一个弧形，弧形的大小在OPTION 里面设置。

1.2 分割覆铜图解

1.3 ALLEGRO PCB制版，遇到的问题？

1.3.1焊盘制作

1.制作焊盘时要根据具体尺寸来，在命名时要能够一看就知道什么样的焊盘。2.在制作封装时候：

a)如果要引用自己的做的焊盘，一定要在建package sysbol 的面板中设置好自己焊盘以及封装的路径，焊盘和封装各用一个文件夹装起来，避免混乱不清。（这个路径一定要设置对，如果你做了一个封装，用了别个库的焊盘，此时也应该把另一个库的焊盘路径设置出来）

b)封装做完后：一个要确定 做的器件的名称，不然你在PCB调入网络表的时候就调不进去。

在这里面设置焊盘的路径，以及封装的路径。有热风焊盘的时候，也需要添加到里面去。

1.3.2 原点定义

还有要对说做的期间进行定位，就是确定原点。若没确定原点就会在PCB调入时，点击器件就会跑的很远。

下面的是原点，如何确定原点，就是已经做好的封装的中心左边值是多少，就在上面的 填入坐标值。做封装的时候在放焊盘的时候，一定要从编号1放，也不能缺号，不然你就在调入网络表的时候就会显示没有发现 焊盘的号码！

1.4.1布局与布线以及细节问题

1.在布局前设置层次板时，根据需求设置层次，若有多个电源或者信号干扰很大时就采用多层。

2.在画封装时，用ADD line 画丝网印。不要用shape add。。如图

3.这样做的后果会把封装看不清楚。这在覆铜的时候用。4.设置过孔、定位孔、要选择 通孔类型，做过孔的时候钻孔需要灌锡(plated)。在做定位孔(non-plated)时不要要灌锡。

过孔做好后，在setup 里面选择constrains

将才做的过孔添加进来，放在右边。

在画PCB板得时候，双击两下，就会出现通孔！

在布线的时候，线进入焊盘一定要只要从口进入。还有如果，板子上出现小三角形符号，说明top 与bottom这两层的导线 就是布得线没有分top 与 bottom。布线时 顶层与底层的线要设置的不一样。便于查看。

1.5快捷键 设置。

将快捷键脚本或者颜色脚本添加到文件夹，D:CadenceSPB_15.5.1sharepcbtextscript 中后，在flie 里面选择 script

在library 里面选择才添加的文件。Replay,Ok 就可以运行了。

1.6 z-cope 覆铜

方法如下，（1）选择方框

控制栏选择要覆铜的层次，再选择solid.画好后，选择地GND1 就完成覆铜。（2）

选择create dynamic shape 采用动态覆铜。

1.7 网络属性的修改

1.71 引脚网络属性的修改。

1.72 shape网络属性的修改。

1.8 布线完成后工作准备。

器件重新排列序号

Logic-auto rename refdes-rename 器件标号字体大小设置 Setup-text size 删除孤岛

Shape-delete island 坐标文件输出

File-export-placement 机械图输出

File-export-Dxf Gerber文件生成（1）设置图纸大小（2）设置属性（3）设置动态覆铜参数及 artwork format

Shape –global dynamic shape parameters 中选择 smooth 自动填充 挖空

viod control 里面选择Gerber 类型 里面选择gerber rs274 】

1.9 DRC 处理

对于一般出现的错误，需要去查找错误的一些信息，用很广，也可以看元件以及管教网络等属性。

然后在控制面板选择DRC，这工具范围对于ic封装放置后出现很多DRC

引起这种原因是，间距设置规则的问题！需要在set SMD TO SMD 间距大小。

1.91 对于out of date shape 错误如何修改

1.10 BGA布线设置规则

1.首先得设置线间距

2.3.还得选择shape框，画框时得在 给BGA画一个外

这个SUBclass,画好BGA的外区域框后，惦

记editproperties,要

里面的选择shape4.，设置布线规则后，在回到设置规则里面。

选择ASSIGNMENT TABLE

选

择

就OK了。

布线的时候，电源层需要画一条分割线，讲内部电源包起来，还要与底层保持一个间距形成电压差，能够有效去除电磁干扰 2.0 Cadence layout布局布线常见问题详解

1． 怎样建立自己的元件库？

建立了一个新的project后，画原理图的第一步就是先建立自己所需要的库，所采用的工具就是part developer.首先在建立一个存放元件库的目录（如mylib），然后用写字板打开cds.lib，定义： Define mylib d:boardmylib(目录所在路径).这样就建立了自己的库。在Concept_HDL的component－>add，点击search stack，可以加入该库。

2． 保存时Save view和Save all view 以及选择Change directory 和不选择的区别？

建立好一个元件库时，首先要先保存，保存尽量选择 save view。在concept-HDL中，我们用鼠标左键直接点击器件后，便可以对器件的外形尺寸进行修改，这时如果你再进入part developer做一些修改后，如果选择save all view会回到原来的外形尺寸，而选save view 会保留改动后的外形。

3． 如何建part库，怎么改变symbol中pin脚的位置？

在project manager中tools/part developer可建立，选择库并定义part name，在symbol中add symbol，package中add package/addpin，依次输入pin： package中：

a，Name : pin’s logical name不能重复

b，pin : pin的标号，原理图中backannotate后相应的标号 c，pin type: pin脚的类型（input，output等，暂可忽略）d，active：pin的触发类型 high(高电平)，low（低电平）e，nc：填入空脚的标号 f，total：此类型的所有pin脚数 g，以下暂略 symbol中：

a，logical name：对应package中的name b，type：对应package中的type c，position：pin脚在器件中位置（left , right , top , bottom）

d，pintext：pin在器件中显示的name（对应package中的pin，但可重复，比如package中 的gnd1和gnd2都可设为gnd）e，active：对应package中的active

修改：用part developer打开要修改的器件，*选择edit/restrict changes（若不选择，则器件被保护，修改后存盘无效），一般修改：

a，package中相应pin的标号和name b，pin的active类型

c，symbol中各pin脚的顺序（pin脚的顺序在第一次存盘后再次打开会被改变，对于较多

pin脚的器件，如232pins，修改较繁琐，故尽力保证的一次的成功率。pin脚在器件中的排列顺序是根据symbol中的顺序而定，故symbol中pin脚的顺序一定要正确，若有错需修改，选中pin按ctrl键配合上下键标可移动pin脚位置。

4． 画电原理图时为什么Save及打包会出错？

当保存时出错，主要原因可能是：所画的信号线可能与元件的pin脚重合，或信号线自身重合；信号线重复命名；信号线可能没有命名；在高版本中（版本14.0以上）中，自己所创建的库不能与系统本身带有的库名字相同；建库时，封装原件的管脚个数与原件库的管脚个数不同。打包时会出错的原因则有可能是所做的封装类型与元件不匹配（如pin脚的个数，封装的类型名等。

5． 在电原理图中怎样修改器件属性及封装类型？

在菜单Text下拉菜单中选择Attribute特性，然后点击器件，则弹出一Attribute 窗口，点击Add按钮，则可以加入name ,value,JEDEC_TYPE(封装类型)等属性。

6． 如何在Pad Design中定义Pad/via？及如何调用*.pad？

在pad design中，建立pad 时，type选single类型，应该定义下面几层的尺寸：begin layer（有时是end layer）, soldermask和 pastemask。建立Via时，type一般选through，定义drill hole 的尺寸 和所有的layer层（注意定义thermal relief和anti pad）以及soldermask。一般Pastemask和Regular一样大，soldmask比layer的尺寸大几个Mil，而thermal relief和anti pad比regular pad的尺寸大10Mil以上。

7． 做封装库要注意些什么？

做封装既可以在Allegro中File－>New－>package symbol，也可以使用Wizard（自动向

导）功能。在这个过程中，最关键的是确定pad与pad的距离（包括相邻和对应的pad之间），以确保后期封装过程中元器件的Pin脚能完全的无偏差的粘贴在Pad上。如果只知道Pin的尺寸，在设计pad的尺寸时应该比Pin稍大，一般width大1.2~1.5倍，length长0.45mm左右。除了pad的尺寸需特别重视外，还要添加一些层，比如SilkScreen_top和Bottom，因为在以后做光绘文件时需要（金手指可以不要），Ref Des也最好标注在Silkscreen层上，同时注意丝印层不要画在Pad上。还应标志1号pin脚的位置，有一些特殊的封装，比如金手指，还可以加上一层Via keep out，或者route keep out等等，这些都可以根据自己的要求来添加。操作上要注意的是建好封装后，一定不要忘了点击Create symbol，不然没有生成*.psm文件，在Allegro就无法调用。

8．为什么无法Import网表？

在Allegro中File选项中选Import―――>logic，在import logic type选HDL－concept，注意在Import from栏确认是工作路径下的packaged目录，系统有可能自动默认为是physical目录。

9．怎么在Allegro中定义自己的快捷键？

在allegro下面的空白框内，紧接着command>提示符，打入alias F4(快捷键)room out（命令）。或者在Cadence 安装目录/share/pcb/text里有个env文件，用写字板打开，找到Alias定义的部分，进行手动修改既可。

10．怎么进行叠层定义？在布线完成之后如何改变叠层设置？

Cross-section。如果想添加层，在Edit栏选Insert，删除为del，材料型号，绝缘层一般为FR-4，Etch层为Copper，层的类型，布线层选Conductor，铺铜层为Plane，绝缘层为Dielectric，Etch在Allegro中，选Setup-Subclass Name分别为Top，Gnd，S1，S2，Vcc，Bottom。

Film Type一般选择Positive，plane层选择Negative。如果布线完成之后，发现叠层设置需要改动。比如原来设置的为3，4层是plane层，现在需要改为2，5层，不能简单的通过重命名来改变，可先在2，5层处添加两层plane层，然后将原来的plane层删除。

11．为什么在Allegro布局中元器件在列表中不显示或者显示而调不出来？

draw首先确定Psmpath，padpath的路径有没有设置，如果没有设置可以在Partdevelop里设置，或者在env文件中手动添加。也有可能器件在列表中存在，但是无法调出，可检查该器件所用到的*.pad文件及封装库文件*.dra,*.psm是否存在于你的工作目录×××/physical里。另外还有一种可能就是页面太小，不够摆放器件，可以在setup-size中调整。

12．为什么器件位置摆放不准确，偏移太大？

主要是因为Grids设置的问题，可在setup－grids中将每一层的Etch及Non－etch的grids的X、Y的spacing间隔调小。对于一些对位置要求比较严格的器件，比如插槽，金手指等用于接口的元器件，则应该严格按照设计者给定的位置尺寸，在命令行里用坐标指令进行定位。如：x 1200 3000。

13．怎样做一个Mechanical symbol，以及如何调用？

new，在drawing type中选择MechanicalAllegro中File-symbol。主要是为了生成PCB板的外框模型，在这里面虽然也可以添加pad，但是没有管脚对应关系。Mechanical symbol 完成以后，生成*.dra文件。在Allgro中调用时，选择by symbol―>mechanical。注意右下角的library前面的勾打上。

14．在布局后如何得到一个整理后的所有元件的库？

如果嫌physical目录下各类文件过分繁冗，想删除一些无用的文件，或者只有一个*.brd文件，想获取所有的元件及pad封装库的信息，可以采用这种办法：将*.brd另存在一个新的目录下，在File－>选export－>libraries，点中所有选项，然后export，即可在你的新目录下生成所有的*.pad,*.psm,*.dra文件。

15．如何定义线与线之间距离的Rule？

我们以定义CLK线与其它信号线之间的距离为例：

在Allegro中：setup－>constraints，在spacing rule set中点set values。首先add一个constraint set name，比如我们取名为CLOCK_NET，然后就在下面定义具体需要遵守的规则。

比如line to line 我们定义为10 mil。接着在allegro主窗口的edit菜单下选择properties，会跳出你的Control工具栏，在find by name 中选择net，在右下角点击more。在新弹出的窗口的列表中选择你所想规定的CLK线，如CK0、CK1、CK2等等，确定右边的selected objects中以选中所有的线，点Apply。又会出现一个新窗口，在左边的available properties中选择NET_SPACING_TYPE，在左边给它赋值（名字随意），比如CLK。回到setup－>constraints，在刚才set values的下面点击Assignment table，即可将所定义的规则赋给所选用的net。

在Specctra中，可先选中所要定义间距的信号线（select —>nets－>by list），然后在rules中选selected net－>clearance,在该窗口可定义一系列的布线规则，比如要定义线与线之间的间距，可在wire－wire栏定义，注意，当点Apply或者OK之后，该栏仍然显示－1（意思是无限制），只要看屏幕下方的空白栏，是否有定义过的信息提示。

16．为什么在Allegro中画线不能走45度角？

在control控制栏的line lock中，可将90改为45，如果想画弧线，可以将line改为Arc。

17．如何在CCT中定义走线最大最小距离？

同上面定义间距的方法类似，在选中所要定义的线之后，rules－>selected net－>timing，则可以在minimum length和maximum length中定义走线的最长最短长度限制，也可以用时间延迟为限制来定义。还有一种方法就是在Specctra Quest中提取某一根信号线的拓补结构作为模型，在里面定义各段导线的长度限制，然后生成rule文件，可以约束相同类型信号线的走线。

18．在CCT中如何进行一些保存读盘操作（颜色设置、规则保存）？

在Specctra里，可用file－>write－>session来保存当前布线，用file－>write－>rules did files来保存规则文件，调用时均使用file－>execute do file,然后打需要调用的存盘文件，如Initial.ses或rules.rul。在color palette中使用write colormap和来load colormap来保存和读取颜色设置。

19．在CCT中怎么大致定义自动打孔的位置，怎么打一排过孔及定义其排列形状？

CCT中有自动打过孔的功能，在Autoroute－>Pre Route－>Fanout。可以指定过孔的方向，比如想把过孔都打在Pad的内部，则可以在location中选inside。其中也可以定义一些其他限制。另外有时我们可以选择一组线进行平行走线，这时就可能同时打一排过孔，右击鼠标选择set via pattern，可选择其排列形状。在窗口的右下方也有快捷按钮可以选择。

20．为什么提示的最大最小距离不随走线的长度变化而改变？

我们在定义了最长最短走线的规则之后，在布线时会有数字显示，随时告诉你如果按当前走向布线会离所定义的规则有多大的偏差。一般在规则长度以内的用绿色字体显示，超过了或长度不够会有红色字体显示，并用＋/—提示偏差量。但是这个提示的偏差量并不是简单的随你走线的长度变化而变化。它是根据你的布线方向，软件自动计算按此方向走线的长度与规定长度的比较，如果变换走线方向，它也会重新计算。

21．怎么铺设Plane层？铺好后怎么修改？

铺铜这一步骤一定要在Allegro中进行，Add－>shapes－>Solid Fill，同时注意在Control工具栏中Active Class选Etch，Subclass选所要铺设的Plane层，如VCC或者GND。然后即可画外框，注意离outline有20 Mil左右的间距。Done之后会进入铺铜的操作界面，选Edit－>Change net（by name）给Plane层命名。在shape—>parameters确定是否使用了Anti Pad和Thermal relief，接着选Void－>Auto，软件会自动检测Thermal relief，完成之后会有log汇报，如果没有任何错误既可铺设shape，shape－>Fill。如果铺好之后又有过孔的改动，需要重新铺铜，则应选Edit－>shape，点在shape上，然后右击鼠标选done，这样就会自动将连接在shape上的Thermal relief删除，不能硬删铺铜的shape层，否则那些Thermal relief将遗留在Plane层上。

22．怎么定义thermal-relief 中过孔与shape连线的线宽？

在Allegro的Setup－>constraints里的set standard values中可定义每一层走线的宽度，比如，可以定义VCC和GND的线宽为10 Mil。在铺铜时注意shape－>parameters里一些线宽的定义是否设置成DRC Value。

23．如何优化布线而且不改变布线的总体形状？

布线完成之后，需要对其进行优化，一般采用系统自动优化，主要是将直角变为45度，以及线条的光滑性。Route－>gloss－>parameters，在出现的列表中，选Line smoothing，进行Gloss即可，但有时布线中为了保证走线距离相等，故意走成一些弯曲的线，优化时，点击Line Smoothing左边的方块，只选择convert 90’s to 45’s，把其他的勾都去掉，这样进行优化时就不会将设计者故意弯曲的走线拉直或变形。

24．如何添加泪滴形焊盘以及加了之后如何删除？

在优化的parameters选项中只选择倒数第二个，Pad And T Connection Fillet，并去掉其中的Pin选项，进行优化即可。想要删除的话，则只选Line smoothing中的dangling Lines进行优化。注意：如无特殊要求，现在我们不再进行此项优化。

25．布线完成之后如果需要改动封装库该如何处理？

在器件摆放结束后，如果封装库有改动，可以Place－>update symbols，如果是pad有变化，注意要在update symbol padstacks前打勾。布线完成之后尽量避免封装库的改动，因为如果update，连接在Pin上的连线会随Symbol一起移动，从而导致许多连线的丢失，具体解决办法有待于研究。

26．为什么*.brd 无法存盘？

遇到这种情况注意看屏幕下方的空白栏的提示，有可能是硬盘空间不够，还有一种可能是因为数据库出错，软件会自动存盘为*.SAV文件，这时可以重新进入Cadence（可能需要重起动），打开*.SAV，再另存为*.brd。或在Dos下运行DBFix.SAV，会自动将其转换为 *.brd文件，然后即可调用。

27．Allegro有哪些在Dos下的数据库修正命令？

有时Allegro会出现一些非法超作，导致一些数据出错，我们可以在Dos方式下，在工作目录下（即physical目录下），运行一些修正命令，如Dbcheck *.brd , 或Dbfix *.brd。不过实际中这些命令好像效果不大。

28．如何生成*.DML模型库？

在dos模式，工作目录下，敲入brd2dml *.brd 命令，这样在该目录下会生成对应brd文件的模型库dml文件。

29．如何在Specctra Quest里使用IBIS模型进行仿真？

首先将IBIS模型转化为*.dml文件。在Specctra Quest SI expert中Analyze－>Si/EMI SI－>library，在出现的新窗口的右下角，点击translate－>ibis2signoise，然后在browse里选择*.ibs文件，将其转化为*.dml文件。然后在Analyze－>SI/EMI SI－>model Assign中将所有的器件加载对应的模型。然后就可以用probe提取信号线进行仿真了。

30．生成Gerber file要哪些文件？如何产生？

在PCB 布线完成以后，所做的最后一项工作就是产生生产厂家所需要的光绘文件，具体步骤在Allegro工具下完成。在Manufacture 菜单下点击Artwork 选项，则出现一个artwork control form窗口。所提供的光绘文件除了包括已产生的TOP, GND, S1, S2, VCC, BOTTOM6层,还应包括silkscreen_top, silkscreen_botom, soldermask_top, soldermask_bottom, pastemask_top, pastemask_bottom, drill drawing file, 及drill hole。我们以制作Silkscreen的top层为例。

1）在Allegro窗口中，点击color 图标，在产生的窗口中，global visibility 选择 all invisibility，关掉所有的显示。

2）在group 选择Geometry.然后选中所有的subclass(Board_Geometry , package Geometry)下的silkscreen_top。

3）同样在Group/ manufacture 中选择Autosilk_top。在Group/components，subclass REF DES 中选择 silkscreen。4）选择OK按钮，则在Allegro窗口中出现 silkscreen_top层。

5）在artwork control form 窗口，右键点击Bottom，在下拉菜单中选择add , 则在出现的窗口中输入：silkscreen_top, 点击O.K，则在avilibity films 中出现了新加的silkscreen_top。

注意：在FILM opition选中Use Aperure Rotation, 在Underined line width 中填写5（或10），来定义还没有线宽尺寸的线的宽度。

按照上面的步骤，产生silkscreen_bottom层。soldermask_top和 soldermask_bottom 层分别在 ： Gemoetry 组和 Stackup 组（选择PIN 和VIA子集）；Pastemask_top 和Pastemask_bottom 分别在Stackup组（选择PIN 和VIA子集）；DrillDraw 包括Group组/Board Geometry中的outline、Dimension 和Manufacturing 中的 Ncdrill_Legend。这样，按照上面的步骤，分别添加上述各层。然后在 Artwork control form 窗口中，点击Select All 选中所有层，再点击 Apertures….按钮，出现一新的窗口EditAperture Wheels, 点击EDIT，在新出现的窗口中点击AUTO>按钮，选择with rotation，则自动产生一些Aperture文件。然后点击O.K。在 Artwork control form 中点击 Creatartwork , 则产生了13个art文件。回到 Allegro 窗口，在 Manufacture 菜单下点击NC 选项中的Drill tape 菜单，产生一个*.tap 文件。到此，就产生了所有的14个光绘文件。

31．如何调看光绘文件？及如何制作Negtive的Plane层光绘文件？

新建一个空白layout文件，File－>import－>Artwork，然后就可以在browse中选择*.art文件，Manual中选gerber 6×00。注意不要点OK，点击Load File。在调用Soldermask 时要在display pad targets前打勾。调用silkscreen层时，可能会发现没有器件名标志。这是因为在上面制作光绘文件时，Underined line width没有定义宽度，而在以前制作封装库时，silk_screen层时标注的Ref也没有定义宽度，则在调用时会不显示。另外如果想制作Negtive的光绘文件。在制作光绘文件时，Gnd和Vcc层的Plot mode选为Negative就行。

第三篇：allegro心得体会

ALLEGRO学习心得

软件版本：

Allegro SPB 15.5 一．原理图 1．建立工程

与其他绘图软件一样，OrCAD以Project来管理各种设计文件。点击开始菜单，然后依次是所有程序--Allegro SPB 15.5--Design Entry CIS，在弹出的Studio Suite Selection对话框中选择第一项

OrCAD_Capture_CIS_option with capture，点击Ok进入Capture CIS。接下来是File--New--Project，在

弹出的对话框中填入工程名、路径等等，点击Ok进入设计界面。

2．绘制原理图

新建工程后打开的是默认的原理图文件SCHEMATIC1 PAGE1，右侧有工具栏，用于放置元件、画线和添加网

络等等，用法和Protel类似。点击上侧工具栏的Project manager（文件夹树图标）进入工程管理界面，在这里可以修改原理图文件名、设置原理图纸张大小和添加原理图库等等。1）修改原理图纸张大小：

双击SCHEMATIC1文件夹，右键点击PAGE1，选择Schematic1 Page Properties，在Page Size中可以选择单 位、大小等；

2）添加原理图库：

File--New--Library，可以看到在Library文件夹中多了一个library1.olb的原理图库文件，右键单击该

文件，选择Save，改名存盘； 3）添加新元件：

常用的元件用自带的（比如说电阻、电容的），很多时候都要自己做元件，或者用别人做好的元件。右键

单击刚才新建的olb库文件，选New Part，或是New Part From Spreadsheet，后者以表格的方式建立新元

件，对于画管脚特多的芯片元件非常合适，可以直接从芯片Datasheet中的引脚描述表格中直接拷贝、粘

贴即可（pdf格式的Datasheet按住Alt键可以按列选择），可以批量添加管脚，方便快捷。4）生成网络表（Net List）：

在画板的时候需要导入网络表，在这之前原理图应该差不多完工了，剩下的工作就是查 缺补漏。可以

为元件自动编号，在工程管理界面下选中.dsn文件，然后选 Tools--Annotate，在弹出的对话框中选定

一些编号规则，根据需求进行修改或用默认设置即可。进行DRC检测也是在生成网络表之前的一项重要工

作，可以避免出现一些不必要的设计错误。DRC之后可以尝试去生成网络表了，还是在工程管理界面下，选Tools--Create Netlist，可以在弹出的对话框中选择网络表的存放路径，其他默认设置即可，生成网

络表的过程中如果出错，可以通过Windows--Session Log查看出错的原因，比如说有元器件忘了添加封装

等。

5）更新元件到原理图：

当元件库中的某个元件修改后需要原理图也同步更新时，可以不必重新放置元件（万一有100个或更多该

元件岂不是要疯了），在工程管理界面下，双击Design Cache文件夹，选中刚才修改的元件，右键单击选

择Update Cache，一路yes下去即可将原理图中该元件全部更新。

6）一些细节：

画原理图时的放大和缩小分别是按键“i”（Zoom In）和“o”（Zoom Out）和Protel有所区别；在创建

元件封装的时候，除了GND可以同名以外，不能有其他同名的管脚，否者报错，不过貌似报错也没有影响，因为打开OrCAD自带的元件库时（比如Xilinx的FPGA），也有除GND外的同名管脚；添加网络标号的快捷

键是“n”，不过在OrCAD中网络标号无法复制，记得Protel中是可以通过复制已有的网络标号来添加新的

网络标号的。二．PCB 1．建立电路板

首先是打开PCB编辑器——开始--所有程序--Allegro SPB 15.5--PCB Editor，在弹出的对话框中选择

Allegro PCB Design 610（PCB Design Expert），然后点击Ok进入PCB编辑器。接下来就是利用向导建立

电路板了，包括确定板子的大小、层数、形状等等参数，用向导比较方便。点击File菜单，选择New，在

弹出的对话框中的Drawing Type选择Board（wizard），然后确定文件名，存盘路径等，最后点Ok进入向

导。在Import Data这一步可以一路Next下去，用默认的参数就行。到了Parameters，首先可以选择画板

时使用的单位（Select the units for board drawing），即用的是mil、mm或是其他，这个根据个人习

惯了，一般选mil；接下来是选择图纸大小（Drawing size，注意不是板子的大小）；第三项是选择图纸 的坐标原点（是在左下角还是在中心，之后可以更改），可以选择中心作为坐标原点，这个根据需求而定

。设置完后点击Next，接着设置其他Parameters。设置格点大小（Grid spacing）为10mil，设置走线层

数（Etch layer count）为2（2层板），然后又是一路Next，直到Custom Data的Spacing Constraints（距离参数限制）。在这里设置最小线宽（Minimum Line width）、最小线间距（Minimum Line to Line spacing）、走线到焊盘的最小间距（Minimum Line to Pad spacing）和焊盘的最小间距（Minimum Pad to Pad spacing）均为8.00mil，Default via padstack选择via，之后点击Next。此时选择PCB的外形为 Rectangular board（矩形），点击Next进入矩形PCB的参数设置界面，主要设置的是板子的宽（Width）

和高（Height）以及一些限制区域，包括布线允许区域与板子边框的距离和允许摆放元件区域与板子边框 的距离（可以分别设置为50和100mil），设置完成后Next，最后点Finish，这一步大功告成。

2．导入网络表

接上一个步骤，将网络表导入到刚建好的PCB中。在此之前还有一个很重要的工作要做，就是指定PCB封装 的路径。记得在画原理图时仅仅只是在元件属性中填了元件的封装名，还没告诉Allegro元件的PCB封装在

何处，不指定封装路径的话，导入网络表的时候将会出错。点击Setup--User Preferences，在弹出对话

框中的Categories中选中Design_paths，分别为padpath和psmpath指定路径，即将PCB元件封装路径添加

到padpath和psmpath中，以告知Allegro从你指定的路径寻找封装。Allegro的一个PCB元件封装会包含几

个文件（有些是网络表必须的，有些不是），而不像Protel那样一个PCB元件库文件可以包含许多的元件

封装。如何获得元件的PCB封装呢，老办法，自己做或是直接用别人做好的。有牛人为Allegro专门做了一

个PCB封装生成器——FPM（Footprint Maker，目前版本是0.0.8.0），可以生成绝大数常用的PCB封装，十分好用（真是造福道上兄弟们的壮举）。用FPM选好你需要的封装，Make一下，封装就自动做好了，之

后还会自动将做好的封装用Allegro打开，便于检查生成的封装对不对。封装准备好了，可以开始往PCB中

导入网络表，点击File--Import--Logic，在Import directory中指定在原理图部分生成的网络表文件路

径，其他设置使用默认值即可，点击Import Cadence即可导入网络表。导入失败的话可以通过log文件查

看出错原因，改正错误后重复刚才的过程，直到成功导入网络表。3．放置元件

成功导入网络表之后，可以开始放置元件。点击菜单Place--Quickplace，在弹出的对话框中使用默认设

置，点击Place按钮即可完成元件的放置。如果遇到有未成功放置的元件，在Place按钮上方将出现未成功

放置的元件计数，形如：Unplace symbol count：4。通过点击右侧的Viewlog查看有那些元件未成功放置

。例如PCB元件封装缺少焊盘将导致放置失败，通过修改封装之后再次重新放置即可。4．布局

现在可以根据实际需求在PCB上摆放元件，此时的元件基本上都放在了板子的外边，并且有密密麻麻的飞

线（Rats）。为了能更好的摆放元件，可以暂时将飞线去掉，方法是点击工具栏中的Unrats All按钮即可，恢复的方法是右侧的Rats All按钮。要移动元件时，必须先点击工具栏中的Move按钮或使用Shift+F7，进入“移动”命令模式，同时在界面右侧控制面板中的Find标签中勾选Symbols，然后单击想要移动的元

件，移动鼠标（元件跟着鼠标移动）至新位置，再次单击鼠标完成放置。此时仍处在Move命令模式下，用

同样的方法可以直接移动别的元件，按F2或右键菜单Done均可退出Move命令模式（回到Idle模式）。元件 的旋转比较有意思，在移动元件的时候，右键选择Rotate，元件中心与鼠标指针拉出一条线，此时用鼠标

指针以元件中心画圈，元件跟着开始旋转，转到合适的位置单击鼠标即可确定摆放的方向。布局的时候可

以直接从原理图中直接定位某个元件，因为开始的时候元件都是堆在一块了，即设置原理图到PCB的交互

。方法是在Orcad Capture CIS中选择菜单Options--References，在Miscellaneous标签下勾选Enable Intertool Communication即可。当在原理图中选择某个元件后，在PCB中将直接能定位到该元件上（必须

是在Idle模式下）。有时候需要把某个元件放在底层，方法是点击菜单Edit--Mirror，进入该命令模式，然后点击想要放到背面的元件即可。5．布线

初次使用Allegro画PCB感觉很不习惯（可能是因为习惯了Protel的缘故），例如其放大和缩小PCB快捷键

不是PageUp和PageDown了，而是F10和F11；再如在Protel中移动PCB图纸可以用鼠标滚轮（上下移动）或

是Shift加鼠标滚轮（左右移动），或是鼠标右键或中键按住不放亦可，在Allegro中，只剩下按住鼠标中

键还好使，或是使用方向键。当然这些都可以通过相关设置改成自己习惯的方式，“Cadence系统是一个

比较开放的系统，它给用户留了比较多的定制空间”。还有一个比较不习惯的地方就是颜色的设置，因为

默认设置实在是太烂，必须改了才看得惯（否则将会崩溃）。点击工具栏中的Color按钮或Ctrl+F5或是菜

单Display--Color/Visibility，在弹出的对话框中可以看到，Allegro将颜色设置分了好几个Group，根

据个人习惯分别设置，例如Stack-Up中，可以设置Top（顶层）或Bottom（顶层）的Pin（管脚）、Via（过孔）和Etch（走线）为红色和蓝色（Protel中的默认的颜色设置）；Geometry中设置Skillscreen_Top（顶层丝印）为黄色；Components中设置Skillscreen_Top的Ref Des（元件的标号）一栏的颜色为黄色。

经过一番设置之后，才能感觉比较友好，开始布线„„点击菜单Route--Connect或是快捷键F6即可，可以

在右侧控制面板中随时更改线宽。在布线的时候通过右键菜单Add Via命令来随时添加过孔，让布线穿梭

于顶层和底层之间。还还有一个不习惯的地方，焊盘（带孔的）和过孔都是实心的（何以能称之为“孔”），为了是“孔”，点击菜单Setup--Drawing Options下的Display标签，选上Display plated holes即 可。布线的时候自动推挤布线，很不错，另外，可以根据需求设置一些规则约束，点击Setup--Constrains，在弹出的对话框中点击Set standard value按钮可以设置焊盘间距、线宽等参数。

6．制板

制板就是给PCB生产商提供Gerber文件让其把板子给洗出来（类似于洗照片，Gerber文件类似与底片）。在出Gerber之前还必须做一些必要的检测工作，比如封装有没有画错（主要检查对象），有无未连接的网

络等等„„不仔细检测的话到时候极有可能会欲哭无泪的。发现PCB封装错了，修改之，然后在PCB中更新

改好的封装，Place--Update Symbols，在Package symbols中选上需要更新的封装，选好之后还要选上

Update symbol padstacks，最后点击Refresh即可。另外如果打开了On-line DRC（在规则约束中，默认

是打开的），也需要特别留意一下出现DRC不过的地方，必要的话也要改之。一切无误之后，可以给PCB铺 铜，在铺铜前可以对铺铜的参数进行设置，点击菜单Shape--Global Dynamic Params，在Shape fill 标

签页中的Dynamic fill选项选择Smooth平滑填充，打开Void controls标签页，Artwork format选择 Gerber RS274X。然后，点击菜单Shape--Rectangular（辅矩形），此时可以在右侧控制面板的Option中

设置要铺铜的层，并选择铺铜对应的网络，铺完之后记得删除铺铜死区，Shape--Delete Islands。

至此，画板的工作算是完成了，可以出Gerber了。点击Manufature--Artwork，在弹出对话框中打开

General Parameters标签，Device type选择Gerber RS274X，Format中 Integer places：3，Decimal places：5，然后打开Film Control标签，添加完成所需的film，一般两层板的话需要TOP（顶层走线层）、BOTTOM（底层走线层）、SOLDERMASK_TOP（顶层阻焊层）、SOLDERMASK_BOTTOM（底层阻焊层）、SKILL_TOP（顶层丝印）和SKILL_BOTTOM（底层丝印），添加完所需的底片文件后，设置Undefine line width为8（不知道为何是这个值），其他设置使用默认值，最后点击Create Artwork即可，同样可以通过

Viewlog按钮查看在生成Gerber文件时的相关记录

第四篇：Allegro 心得

1． 如何察看已加测点及百分率？

命令routeTstprepTestpin Check

出现Test check窗口，选择Test Point Dist and Padstack Check即可出现结果。

2． 拉线时不能自动切换到所在层，这是为何？

命令SetupUser Preferences 将第一项acon_route_on_active_subclass的钩去掉即可。

3． Routekeepin&packagekeepin

小板子20mil,大板子40mil.做负片时gnd的anti etch宽度为小板子20mil,大板子40mil.VCC的anti etch 的宽度为小板子40mil,大板子80mil

4.蛇形线的走法

先将线弯曲为蛇形，再通过slide命令调整。调整时右边control窗口的options中的max 45len调为4.0。bubble 为off.将线调为蛇形即可。线的间距至少为线宽的2倍。

4． 替换Via的方法

将新的via文档拷到当前目录下，命令ToolsPadstackReplace,按窗口命令操作即可。

5． 设定Constraints area步骤

Setup Constraints

点Areas框中的Add.右边Control框下Options中的Active Class and Subclass分别选 BARDGEOMETRY和CONSTRAINTS_AREA.选好后在板上划出设定的区域。划好后点击Cnstraints 窗口中Areas下的Attach property,shapes…,点击框线，设定设置即可。这种设置很有用，对于局部走线可以改变走线规则，方便走线。

6． 加料号操作步骤

打开silk_top,或silk_bot,Addtext.Class为Board geometry,Subclass为SILKSCREEN_TOP,或SILKSCREEN_Bottom.将料号写在合适的位置。

7． 注意！netin 时要用or2a.exe先做转换

给的新的板子附带的*.NET文件，先重命名为orcad.dat.再用or2a.exe转换。

8.注意检查是否还有没Place的零件。命令为ToolsReport 下的Unplaced Components.9．整理文字面时的矩形框的属性为，BOARD GEOMETRY, 子属性为SILKSCREEN_TOP/BOT,文字也同

10．文字面中光学测点的U*可删除。

11．修改零件的pad 外形的方法。

Toolspadboundary选Pin, 并选相应的层。修改pad 到要的形状。

12．更换板层的方法

先在Setupcross section 里将层互换。但只这样出图时不会显示。可在manufactureartwork里显示一个相同属性的层（如in1&top,sgnd&svcc）,在displaycolor and disibility将要改的层的设置与显示层相同。再在manufactureartwork里点要设置层面上，并点右键，点match display,即可。另一层设置同上。

13.Edit/propertyfind 内选net,点more,选property.将要选的线束的属性ECL改为TRUE.然后在Tools/report里选不同的ECL，就可以输出net的长度。

第五篇：Allegro中进行PowerPCB SI仿真

第一章 在Allegro 中准备好进行SI 仿真的PCB 板图

1）在Cadence 中进行SI 分析可以通过几种方式得到结果：

* Allegro 的PCB 画板界面，通过处理可以直接得到结果，或者直接以*.brd 存盘。

* 使用SpecctreQuest 打开*.brd，进行必要设置，通过处理直接得到结果。这实际与上述方式类似，只不过是两个独立的模块，真正的仿真软件是下面的SigXplore 程序。

* 直接打开SigXplore 建立拓扑进行仿真。

2）从PowerPCB 转换到Allegro 格式

在PowerPCb 中对已经完成的PCB 板，作如下操作：

在文件菜单，选择Export 操作，出现File Export 窗口，选择ASCII 格式*.asc 文件格式，并指定文件名称和路径（图1.1）。

图1.1 在PowerPCB 中输出通用ASC 格式文件

图1.2 PowerPCB 导出格式设置窗口

点击图1.1 的保存按钮后出现图1.2 ASCII 输出定制窗口，在该窗口中，点击“Select All”项、在Expand Attributes 中选中Parts 和Nets 两项，尤其注意在Format 窗口只能选择PowerPCB V3.0 以下版本格式，否则Allegro 不能正确导入。

3）在Allegro 中导入*.ascPCB 板图

在文件菜单，选择Import 操作，出现一个下拉菜单，在下拉菜单中选择PADS 项，出现PADS IN 设置窗口（图1.3），在该窗口中需要设置3 个必要参数：

图1.3 转换阿三次文件参数设置窗口

i.在的一栏那填入源asc 文件的目录

ii.在第二栏指定转换必须的pads_in.ini 文件所在目录（也可将此文件拷入工作目录中，此例）

iii.指定转换后的文件存放目录

然后运行“Run”，将在指定的目录中生成转换成功的.brd 文件。

注：pads_in.ini 所在目录路：.Psd_14.2ToolsPCBbin 中。

4）在Allegro 文件菜单中使用打开功能将转换好的PCB 板调入Allegro 中。

第二章 转换IBIS 库到dml 格式并加载

1）库转换操作过程

在Allegro 菜单中选择Analyze SI/EMI SIM Library 选项，打开“Signal Analyze Library Browser”窗口，在该窗口的右下方点击“Translatr->”按钮，在出现的下拉菜单中选择“ibis2signois”项，出现“Select IBIS Source File”窗口（图2.1）.按下“打开”按钮，随后出现转换后文件存放目的设置窗口，设置后按下“保存”键，出现保存认定窗口（图2.2）。注意：必须对此窗口默认的路径设置进行修改，否则无法生成.dml 文件。

图2.1 IBIS 库转换原文件路径设置窗口

原该窗口的默认设置为“ibis2signoise in=“E:”_ED3082559.ibs out=“82559”.dml”，实际上ibis2signoise 是一个DOS 文件，可能在一些场合，可执行文件后面的命令参数中“in=”和“out=”被认为是非法字符，所以，将它修改为“ibis2signoise E:_ED3082559.ibs ”即可，它将在IBIS 文件所在目录建立同名的dml 文件。

图2.2 IBIS To dml 转换设置路径窗口（需修改）

转换完成以后，会有报告文件弹出，在文件中只要没有“Error”提示，转换文件有效。

2）加载转换后的dml 库

图2.3 Signal Analyze Library Browser 窗口

在Signal Analyze Library Browser 窗口（图2.3）,加载转换后的dml 库文件。首先点击“Add Existing Library->”按钮，出现下来菜单（图2.4），该菜单有四个选项：

1.Local Lib: 直接指定一个确定的库文件。这些库文件在：…Psd_14.2sharepcb signal SignalPartLib 中。

图2.4 加载库文件的几个方法

2.Local Library Path :指定一个人目录并将目录中所有库文件调入。在…Psd_14.2share pcb signalSignalPartLib 中安装时，内置有三个库文件目录（安装时没有选择附加的仿真用库）：DEFAULT_LIB、Dig_lib（内含abt、als、alvc、fttl 四个子目录）、Packages。其中als 子目录中有X4ALS 系列标注逻辑器件库，如74als162 等。

3.Standard Cadence Library：在加载两个索引文件（Psd_14.2sharepcbsignal）：cds_models.ndx和cds_partlib.ndx，前者包括模块信息，后者包括仿真器件信息。

3）加载成功以后可以点击set working 按钮，将其设置为工作库。

第三章 给器件加载对应模型

1)给器件加载模型

在Allegro 菜单中选择Analyze SI/EMI SIM Model 选项，打开“Signal Model Assignmen”窗口（图3.1）。

图3.1 为器件指定模型窗口

在图3.1 中显示所有使用到的器件名称，选中一个准备设置模型的器件并点击Find 按钮，出现，Model Browser 窗口（图3.2）。在Model Name Pattern 窗口中填入“*”号，一些模型的名称进入下面的列表框，图3.2 浏览模型窗口

在列表框里点击你需要的模块后，在图3.1 中U1（和U2）的“Signal Name”列里就会出现它的模型名称。

2）器件、元件的建模

如果在图3.1 里准备加载的模型是无源器件或者是需要自己临时创建的模型，则点击在图3.1 中的create model 按钮出现图3.2 创建模型窗口，对于电阻电容选择Espicemodel（选中蓝色箭头所指项目）后将出现,Creat ESpick Device Model窗口（图3.3）。其他有源器件用IBISdevice 模型（选中红色箭头所指项目），然后按提示输入value 及各管脚的功能即可，同时可以存盘生成*.dat 文件，这样以后进行仿真时直接load 即可。此时这个新建的模型就出现在所选器件的“模型名称“栏中。

图 3.3 无源器件建模窗口

无源器件包括电阻。电容、电感，图中的Common 项是设置该元件是否有公用（接地或电源）管脚。

第四章 定义板子的地线、电源电压

器件仿真必须设置直流电源，否则仿真不能进行，只有定义了电压的电源和地信号，才能在拓补结构中将电源的信号模型调进来。此操作在Logic 菜单项中选择Identify Nets..选项，出现Identify DC Nets 窗口（图4.1 分别选中VCC 和GND 网络，在Voltage 栏填入5V 和OV，然后确认，完成设置。

图 4.1 直流电源设置窗口

调整PCB 板叠层结构满足阻抗要求

该功能分别从Aleegro、SpecctraQuest 两个模块进入后进行设置。

1）从Allegro 主窗口设置

在Tools 菜单选择Setaup Advior 选项，出现DatBase Setup Advsor 窗口，直接按下“Next“按钮，出现新的DatBase Setup Advsor –Cross-Section 窗口，其中有个“Edit Cross-Section”按键，按下此键进入叠层设计窗口（图5.1），在这个类似Excel 表格式地窗口里，输入需要的各种参数，在表地最后一栏直接计算出该层的阻抗值。

图5.1 叠层设置窗口

2）从SpecctraQuest 窗口设置

直接从Setup 菜单选择Cross-Section 项进入图5.1 窗口